【2019年整理】非常简单CPU设计(20210128065350)

1、实验非常简单CPU数据通路设计 姓名：方小开 班级：计科 2班 学号： 20060810202 【实验目的】 1. 掌握CPU的设计步骤 2. 学会芯片的运用及其功能 【实验环境】 Maxplus2环境下实现非常简单CPU数据通路的设计 【实验内容】 可选以下实验之一： 1、绘制“非常简单CPU数据通路（MAX+PLUS I环境）数据通路 2、绘制移位-相加乘法电路（MAX+PLUS I环境） 3、绘制MIPS处理器数据通路（“画笔”或Powerpoint或手工） 实验辅助材料 对上述三个实验，分别提供以下辅助材料： 1、“非常简单CPU数据通路，给出步骤和指导，见后。 2、乘法电路，给出实验

2、原理图（MAX+PLUS啲gdf文件，但不完整或 有错误）。 3、MIPS处理器，给出数据通路的图片文件。 附：绘制“非常简单CPU数据通路步骤及指导 非常简单CPU的寄存器：一个8位累加器AC, 个6位的地址寄存器AR, 一个6位的程序计数器PC, 个8位的数据寄存器DR, 个2位的指令寄存 器IR。其数据通路详见教材P。 1 、零件制作 6 位寄存器 （自行设计） 6 位计数器 （自行设计） 8 位寄存器 （可选择 74 系列宏函数 74273） 8 位计数器 （由两个 74161 构成） 2 位寄存器 （由 D 触发器构成，自行设计） 6 三态缓冲器 （自行设计，可由 74244 内部逻

3、辑修改而成） 8 三态缓冲器 （选择 74 系列宏函数 74244，或作修改） alu 模块（自行设计，限于时间，其内部逻辑不作要求） 2、选择器件，加入数据通路顶层图 8 位累加器 AC： 选择 8 位计数器 6 位地址寄存器 AR： reg6 6 位的程序计数器 PC： cou6 8位的数据寄存器DR:选择8位寄存器 2位的指令寄存器IR:选择2位寄存器 3、为PC DR加入三态缓冲器。 4、调整版面大小，器件位置。 5、设计地址引脚、数据引脚、 8位内部总线，加入数据引脚到内部总线的 缓冲器。 6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。 7、（选做）编译之后，给出微操

4、作 ARv-PC的测试方法及仿真结果。 8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说 明及顶层的“非常简单CPU数据通路图。 附2:移位相加乘法电路绘制思路 移位相加乘法可实现形如 UV-XX 丫的运算，其中X、Y、U、V都是n位的 寄存器。简单起见，假设n=8。 1、元器件选择 X :可选用74系列宏函数74273 丫 U、V:可尝试两个74194组合 C : D触发器dff i :可尝试选用74169 8位并行加法器：可由两个 74181 （ S3S0=1001 M=1）组合成，或两个 74283组合，或两个7483组合而成，或自行设计 状态计数器：可选74161 译码

5、器：用74138或74139 结束：D触发器dff 2、 各元件设计好后，测试无误（不作要求），打包成符号，即symbol， 用于定层图的绘制。 3、顶层图连线。 4、（选做）顶层图编译测试仿真。 5、实验报告。 【实验步骤】 基于前面非常简单CPU的模拟实验，我们掌握了非常简单 CPU的指令集结构及 非常简单CPU的指令读取过程，本次实验是在上次实验的基础之上进一步完成 非常简单CPU数据通路的设计，其步骤如下： 程序计数器的设计如下： ld o a o 0 0 O 0 o L - 6 p ceajlznoo 50 Mylcl 包 hl FIGO O0K Do oa mo 0 MIO 250 dNLLl 一忌 0 (J CD r- CLRN DCS. X CILK CLRM QO 6位地址寄存器的设计如下: 控制6位地址总线的三态缓冲器： A6 ,1 r 擀慣:C= V6.1 打包图如下: fl C. f*i & ）】T r, x J GN * GH 鶯2 控制8位地址总线的三态缓冲器: 哑（JT :OUTPUT G II D Iai iirTb : Biiiain Y8 .1 AL.：1 昨（JT : GND A * 2 A 3 A 4 A 5 A 6 A 7 A 8