夏宇闻verilog设计示范和上机习题

1、设计示范和上机习题练习一.简单的组合逻辑设计11（方法一）:/文件名 compare.vmodule compare(equal,a,b);in put a,b;output equal;assig n equal = (a=b)? 1 : 0;/a等于b时，equal输出为1 ； a不等于b时，equal输出为0en dmodule/(方法二)：module compare(equal,a,b);in put a,b;output equal;reg equal;always (a or b)if(a=b) /a 等于 b 时，equal 输出为 1 ；equal =1;else/a不等于b

2、时，equal输出为0。equal = 0;/思考：如果不写else部分会产生什么逻辑?en dmodule/测试模块源代码timescale 1n s/1 nsin clude ./compare.v/（方法之一）：/定义时间单位。/包含模块文件。在有的仿真调试环境中并不需要此语句。而需要从调试环境的菜单中键入有关模块文件的路径和名称module t; reg a,b; wire equal; in itial/ initial常用于仿真时信号的给出。begina=0;b=0;#100a=0; b=1;#100a=1; b=1;#100a=1; b=0;#100a=0; b=0;#100 $

3、stop;/系统任务，暂停仿真以便观察仿真波形。endcompare m(.equal(equal),.a(a),.b(b);/调用被测试模块 t.men dmodule/ 测试模块源代码（方法之二）：timescale 1ns/1 ns/ 定义时间单位。inelude ./compare.v /包含模块文件。在有的仿真调试环境中并不需要此语句。/而需要从调试环境的菜单中键入有关模块文件的路径和名称module t;reg a,b;reg clock; wire equal;in itialbegin a=0; b=0; clock = 0;end/ initial常用于仿真时信号的给出/定义

4、一个时钟变量always (posedge clock)/在每次时钟正跳变沿时刻产生不同的a和bbegina =$ra ndom%2;/每次a是0还是1是随机的。b =$ra ndom%2;每次b是0还是1是随机的。endalways #50 clock = clock; 产生周期性的时钟in itialbegin #100000 $stop; end/系统任务，暂停仿真以便观察仿真波形。compare m(.equal(equal),.a(a),.b(b);调用被测试模块 t.men dmodule练习二.简单分频时序逻辑电路的设计/文件名：half_clk.v module half_cl

5、k(reset,clk_ in, clk_out);in put clk_in, reset;output clk_out;reg clk_out;always (posedge clk_in) beginif(!reset) clk_out=0;else clk_out=clk_out; enden dmodule/测试模块的源代码：/ 文件名top.vtimescale 1n s/100psdefi ne clk_cycle 50module top;reg clk,reset;wire clk_out;always #clk_cycle clk = clk; / 产生测试时钟in iti

6、albeginclk = 0; reset = 1;#10 reset = 0;#110 reset = 1;#100000 $stop;endhalf_clk m0(.reset(reset),.clk_i n(clk),.clk_out(clk_out); en dmodule练习三.利用条件语句实现计数分频时序电路/模块源代码：/fdivisi on.vmodule fdivisio n(RESET,F10M,F500K); in put F10M,RESET;output F500K;reg F500K;reg 7:0j;always (posedge F10M) if(!RESET)

7、低电平复位。beginF500K = 0;j = 0;endelsebeginif(j=19)/对计数器进行判断，以确定 F500K信号是否反转。beginj = 0;F500K = F500K;endelsej = j+1;enden dmodule/ 测试模块源代码：/ fdivision_Top.vtimescale 1n s/100psdefi ne clk_cycle 50module division_Top;reg F10M,RESET;wire F500K_clk;always #clk_cycle F10M_clk = F10M_clk;in itialbeginRESET=

8、1;F10M=0;#100 RESET=0;#100 RESET=1;#10000 $stop;endfdivision fdivision (.RESET(RESET),.F10M(F10M),.F500K(F500K_clk);en dmodule练习四.阻塞赋值与非阻塞赋值的区别模块源代码：/ blocki ng.v module blocki ng(clk,a,b,c);output 3:0 b,c;in put 3:0 a;in putclk;reg 3:0 b,c;always (posedge clk)beginb = a;c = b;$display(Blocking: a =

9、 %d, b = %d, c = %d ,a,b,c); enden dmodule/ no n_blocki ng.v module non _block in g(clk,a,b,c);output 3:0 b,c;in put 3:0 a;in putclk;reg 3:0 b,c;always (posedge clk)beginb = a;c = b;$display(Non_Blocki ng: a = %d, b = %d, c = %d ,a,b,c); enden dmodule/ 测试模块源代码：/ compareTop.vtimescale 1n s/100psin cl

10、ude ./blocki ng.vin clude ./non _block in g.vmodule compareTop;wire 3:0 b1,c1,b2,c2;reg 3:0 a;regclk;in itialbeginclk = 0;forever #50 clk = clk;/思考：如果在本句后还有语句，能否执行？为什么?endin itialbegina = 4h3;$display(”);# 100 a = 4h7;$display();# 100 a = 4hf;$display();# 100 a = 4ha;$display();# 100 a = 4h2;$displa

11、y();# 100 $display();$stop;endnon _block ingnon _block in g(clk,a,b2,c2);blocki ngblocki ng(clk,a,b1,c1);en dmodule练习五.用always块实现较复杂的组合逻辑电路/文件名 alu.vdefi ne plus3d0defi ne minus3d1defi ne band3d2defi ne bor3d3defi ne un egate 3d4module alu(out,opcode,a,b);output7:0 out;reg7:0 out;in put2:0 opcode;in

12、 put7:0 a,b;操作数。always(opcode or a or b)电平敏感的 always 块begincase(opcode)plus: out =:a+b;/加操作。minus: out =a-b;/减操作。band: out=a&b;求与。bor:out :=a|b;/求或。un egate: out=a;/求反。default:out=8hx;未收到指令时，输岀任意态。endcaseend en dmodule/ 指令译码器的测试模块源代码:/alutest.v timescale 1n s/1 nsin clude./alu.vmodule alutest;wire7:

13、0 out;reg7:0 a,b;reg2:0 opcode;parameter times=5;in itialbegina=$ra ndom%256; /Give a radom number blo ngs to 0,255. b=$ra ndom%256; /Give a radom number blo ngs to 0,255. opcode=3h0;repeat(times)begin#100a=$ra ndom%256;/Give a radom number.b=$ra ndom%256;/Give a radom nu mber.opcode=opcode+1;end#10

14、0 $stop;endalu alu1(out,opcode,a,b);en dmodule练习六.在Verilog HDL中使用函数/ 模块源代码：/文件名 tryfunct.vmodule tryfu nct(clk ,n ,result,reset); output31:0 result;in put3:0 n;in put reset,clk;reg31:0 result;always (posedge clk) /clk的上沿触发同步运算。beginif(!reset)/reset 为低时复位。result=0;elsebeginresult = n * factorial(n)/(

15、n*2)+1);end/verilog在整数除法运算结果中不考虑余数fun ctio n 31:0 factorial; in put3:0opera nd;reg3:0in dex;end函数定义，返回的是一个32位的数/输入只有一个四位的操作数/函数内部计数用中间变量先定义操作数为零时函数的输岀为零，不为零时为beginfactorial = opera nd ? 1 : 0;for(i ndex = 2; in dex = opera nd; in dex = in dex + 1) factorial = in dex * factorial;/表示阶乘的算术迭代运算endendfun

16、 cti on en dmodule/测试模块源代码：in clude ./tryfu nct.v timescale 1n s/100ps defi ne clk_cycle 50module tryfuctTop;reg3:0 n ,i; reg reset,clk;wire31:0 result;in itialbeginclk=0;n=0;reset=1;#100 reset=0; 产生复位信号的负跳沿#100 reset=1; 复位信号恢复高电平后才开始输入nfor(i=0;iy)begintmp=x;/x与y变量的内容互换，要求顺序执行，所以采用阻塞赋值方式。x=y;y=tmp;e

17、nden dtasken dmodule/ 测试模块源代码：timescale 1n s/100psin elude sort4.vmodule task_Top;reg3:0 a,b,c,d;wire3:0 ra,rb,rc,rd;in itialbegina=O;b=O;c=O;d=O;repeat(50)begin#100 a =$ra ndom%15;b =$ra ndom%15;c =$ra ndom%15;d =$ra ndom%15;end#100 $stop;endsort4 sort4 (.a(a),.b(b),.c(c),.d(d), .ra(ra),.rb(rb),.rc

18、(rc),.rd(rd);en dmodule练习八.利用有限状态机进行时序逻辑的设计/ 模块源代码：/文件名 seqdet.vmodule seqdet(x,z,clk,rst,state);input x,clk,rst;output z;output2:0 state;reg2:0 state;wire z;parameter IDLE=dO, A=d1,B=d2,C=d3,D=d4,E=d5,F=d6,G=d7;assig n z = ( state=E & x=0 )? 1 : 0;/当x序列10010最后一个0刚到时刻，时钟沿立刻将状态变为E,此时z应该变为高always (pos

19、edge clk)if(!rst)beginstate = IDLE;endelsecasex(state)IDLE : if(x=1)/第一个码位对，记状态Abeginstate = A;endA:if(x=0)/第二个码位对，记状态Bbeginstate = B;endB:if(x=0)/第三个码位对，记状态 Cbeginstate = C;endelse/第三个码位不对，前功尽弃，记状态为 Fbeginstate = F;endC:if(x=1)/第四个码位对beginstate = D;endelse/第四个码位不对，前功尽弃，记状态为Gbeginstate = G;endD:if(x

20、=0) /第五个码位对，记状态Ebeginstate = E; /此时开始应有z的输出endelse/第五个码位不对，前功尽弃，只有刚进入的 1有用，回到第一个码位对状态，记状态AE:beginstate = A;endif(x=0)/连着前面已经输入的 x序列10010考虑，又输入了 0码位可以认为第三个码位已对，记状态 CF:beginstate = C;endelse /前功尽弃，只有刚输入的 1码位对，记状态为 Abeginstate = A;endif(x=1)/只有刚输入的1码位对，记状态为 Abeginstate = A;endelse/又有1码位对，记状态为 Bbeginsta

21、te = B;G:endif(x=1)/只有刚输入的1码位对，记状态为 Abeginstate = F;enddefault:state=IDLE;/缺省状态为初始状态endcaseen dmodule/ 测试模块源代码：/文件名 seqdet.vtimescale 1n s/1 nsin elude ./seqdet.vmodule seqdet_Top;reg clk,rst;reg23:0 data;wire2:0 state;wire 乙x;assig n x=data23;always #10 clk = clk;always (posedge clk)data=data22:0,d

22、ata23;形成数据向左移环行流，最高位与x连接in itialbeginclk=0;rst=1;#2 rst=0;#30 rst=1;data =b1100_1001_0000_1001_0100;#500 $stop;endseqdet m(x,z,clk,rst,state);en dmodule练习九.利用状态机实现比较复杂的接口设计/ 模块源代码：module writi ng(reset,clk,address,data,sda,ack); in put reset,clk;in put7:0 data,address;output sda,ack; /sda负责串行数据输出；/a

23、ck是一个对象操作完毕后，模块给出的应答信号 reg link_write;/link_write 决定何时输出。reg3:0 state;/主状态机的状态字。reg4:0 sh8out_state; /从状态机的状态字。 reg7:0 sh8out_buf;/ 输入数据缓冲。reg fini sh_F;/用以判断是否处理完一个操作对象。reg ack;parameter idle=0,addr_write=1,data_write=2,stop_ack=3;parameterbit0=1,bit1=2,bit2=3,bit3=4,bit4=5,bit5=6,bit6=7,bit7=8;ass

24、ig n sda = lin k_write? sh8out_buf7 : 1bz;always (posedge clk)begin/复位。Il挂起串行单总线/结束标志清零if(!reset)beginlin k_write= 0; state = idle;fini sh_F = 0; sh8out_state=idle;ack= 0; sh8out_buf=0;endelsecase(state)idle:beginII断开串行单总线II并行地址存入寄存器II进入下一个状态lin k_write = 0; fini sh_F = 0; sh8out_state=idle;ack= 0;

25、sh8out_buf=address; state = addr_write;endaddr_write:II地址的输入。beginif(fin ish_F=O)begin shift8_out; endII地址的串行输出elsebeginsh8out_state = idle;sh8out_buf = data; II并行数据存入寄存器 state = data_write;finish F = 0;endenddata_write:/数据的写入。beginif(fin ish_F=O)begin shift8_out; end 数据的串行输出elsebeginlin k_write = 0

26、;state = stop_ack;fini sh_F = 0;ack = 1; /向信号源发出应答。endendstop_ack:beginack = 0; state = idle;end/向信号源发岀应答结束。endcaseendtask shift8_out;/地址和数据的串行输岀。begincase(sh8out_state)idle:beginlin k_write= 1;连接串行单总线，立即输岀地址或数据的最高位MSB)sh8out_state = bit7;endbit7:beginlin k_write = 1;/连接串行单总线sh8out_state = bit6;sh8o

27、ut_buf = sh8out_buf1; 输出地址或数据的次高位(bit 6) endbit6:beginsh8out_state=bit5;sh8out_buf=sh8out_buf1;endbit5:begin sh8out_state=bit4;sh8out_buf=sh8out endbit4:begin sh8out_state=bit3;sh8out_buf=sh8out endbit3:begin sh8out_state=bit2;sh8out_buf=sh8out endbit2:begin sh8out_state=bit1;sh8out_buf=sh8out endbi

28、tl:begin sh8out_state=bit0;sh8out_buf=sh8out endbit0:beginli nk_write= 0; fini sh_F= 1;endendcaseenden dtasken dmodule/测试模块源代码：buf1;buf1;buf1;buf1;buf1;输出地址或数据的最低位（/挂起串行单总线/建立结束标志LSB)timescale 1n s/100psdefi ne clk_cycle 50module writ in gTop;reg reset,clk;reg7:0 data,address;wire ack,sda;always #cl

29、k_cycle clk = clk;in itialbeginclk=0;reset=1;data=0;address=0;#(2*clk_cycle) reset=0;#(2*clk_cycle) reset=1;#(100*clk_cycle) $stop;endalways (posedge ack)/接收到应答信号后，给出下一个处理对象。begindata=data+1;address=address+1;endwrit ing writ in g(.reset(reset),.clk(clk),.data(data),.address(address),.ack(ack),.sda(

30、sda);en dmodule练习十.通过模块实例调用实现大型的设计/文件名P_S.v /*模块功能：把在nGet_AD_data负跳变沿时刻后能维持约三个*时钟周期的并行字节数据取入模块，在时钟节拍下转换为字*/*节的位流，并产生相应字节位流的有效信号*defi ne YES 1define NO 0module P_S(Dbit_out,li nk_S_out,data, nGet_AD_data,clk);in put clk;in put n Get_AD_data; in put7:0 data;output Dbit_out; output li nk_S_out;/主时钟节拍/负

31、电平有效的取并行数据控制信号线/并行输入的数据端口。/串行位流的输岀/允许串行位流输岀的控制信号reg 3:0 state;reg 7:0 data_buf;reg lin k_S_out;reg d_buf;reg fini sh_flag;/状态变量寄存器/并行数据缓存器/串行位流输岀的控制信号寄存器/位缓存器/字节处理结束标志/给岀串行数据。assig n Dbit_out = (li nk_S_out)? d_buf:O;always (posedge clk or n egedge n Get_AD_data)/ nGet_AD_data下降沿置数，寄存器清零，clk上跳沿送出位流i

32、f(! nGet_AD_data)beginfini sh_flag =0;state = 9;lin k_S_out =N0;d_buf = 0;data_buf =0;endelsecase(state)9:begindata_buf = data;state =10;lin k_S_out =NO;end10:begindata_buf = data;state =0;lin k_S_out =NO;end0:beginlin k_S_out =YES;d_buf =data_buf7;state =1;end1:begi nd_buf =data_buf6; state =2;end2

33、:begi nd_buf =data_buf5;state =3;end3:begind_buf =data_buf4;state =4;end4:begi nd_buf =data_buf3;state =5;end5:begind_buf =data_buf2;state =6;end6:begind_buf =data_buf1;state =7;end7:begind_buf =data_buf0;state =8;end8:beginlin k_S_out =N0;state = 4b1111; /do no thi ng state fini sh_flag =1;enddefau

34、lt: begi nlin k_S_out =NO;state = 4b1111; /do no thi ng state endendcaseen dmodule/文件名S_P.v8*模块功能：把在位流有效信号控制下的字节位流读入模块，*在时钟节拍控制下转换为并行的字节数据，输出到并行*/*数据口。*timescale 1n s/1 nsdefi ne YES 1define NO 0 module S_P(data, Dbit_i n, Dbit_e na, elk);output 7:0 data;并行数据输出口in putDbit_i n, elk;/ 字节位流输入口inputDbit

35、_e na;/字节位流使能输入口reg 7:0 data_buf;reg 3:0 state;/状态变量寄存器reg p_out_l in k;并行输出控制寄存器assig n data = (p_out_li nk=YES) ? data_buf : 8b z;always (n egedge elk) if(Dbit_e na ) ease(state)0:1:beginp_out_l ink=NO;data_buf7 = Dbit_i n;state =1;endbegindata_buf6 = Dbit_i n; state =2;end2:3:begindata_buf5 = Dbi

36、t_i n; state =3;endbegindata_buf4 = Dbit_i n; state =4;end4:5:6:begindata_buf3 = Dbit_i n; state =5;endbegindata_buf2 = Dbit_i n; state =6;endbegindata_buf1 = Dbit_i n;state =7;end7:begindata_bufO = Dbit_i n; state =8;end8:beginp_out_li nk = YES; state = 4b1111;enddefault:state =0;endcaseelse begi n

37、p_out_l ink = YES; state =0;enden dmodule/文件名 sys.v/*模块的功能：把两个独立的逻辑模块（P_S和S_P）合并到一个可综合*的模块中，共用一条并行总线，配合有关信号，分时进行输入/或输出。*模块的目的：学习如何把两个单向输入 /输出的实例模块，连接在一起，*共享一条总线。*本模块是完全可综合模块，已经通过综合和布线后仿真。*/in elude ./P_S.vin elude ./S_P.vinput nGet_AD_data; in put use_p_ in _bus; in put clk;inout 7:0 databus; output

38、 Dbit_out;output Dbit_e na;module sys(databus,use_p_ in _bus,Dbit_out,Dbit_e na,n Get_AD_data,clk);/取并行数据的控制信号/并行总线用于输入数据的控制信号主时钟/双向并行数据总线/字节位流输岀字节位流输岀使能wire clk ；wire n Get_AD_data;wire Dbit_out;wire Dbit_e na;wire 7:0 data;assig n databus = (!use_p_ in _bus)? data : 8bzzzz_zzzz;P_S mO(.Dbit_out(Db

39、it_out),.li nk_S_out(Dbit_e na),.data(databus),.n Get_AD_data( nGet_AD_data),.clk(clk);S_P m1(.data(data), .Dbit_in(Dbit_out), .Dbit_ena(Dbit_ena),.clk(clk);en dmodule/文件名：Top.v /*模块的功能：对合并在一起的可综合的模块sys进行测试验证。其测试信号尽可能地与实际情况一致，用随机数系统任务对数据的到来和时钟沿的 抖动都进行了模拟仿真。本模块无任何工程价值，只有学习价值。*/timescale 1n s/1 nsincl

40、ude ./sys.v/改用不同级别的Verilog网表文件可进行不同层次的仿真module Top;reg clk;reg7:0 data_buf;reg n Get_AD_data;reg D_Pin_ena;并行数据输入sys模块的使能信号寄存器wire 7:0 data;wire clk2;wire Dbit_e na;assig n data = (D_P in_en a)? data_buf : 8bz;in itialbeginclk = 0;n Get_AD_data =1;/置取数据控制信号初始值为高电平data_buf = 8b1001_1001;/假设的数据缓存器的初始值

41、，可用于模拟并行数据的变化D_Pin_e na = 0;end in itialbeginrepeat(100)begin#(100*14+$ra ndom %23) n Get_AD_data = 0;取并行数据开始# (112+$ra ndom %12)n Get_AD_data = 1; /保持一定时间低电平后恢复高电平# ($random%50) D_Pin_ena = 1;/并行数据输入sys模块的使能信号有效# (100*3 + $ra ndom%5) D_Pin_e na = 0;保持三个时钟周期后让出总线# 333 data_buf = data_buf+1; /假设的数据变化

42、，可为下次取得不同得数据#(100*11 + $ra ndom%1000);endendalways #(50+$ra ndom%2) elk = clk;/ 主时钟的产生sys ms( .databus(data),.use_p_ in _bus(D_P in_en a),.Dbit_out(Dbit_out),.Dbit_e na(Dbit_e na),.n Get_AD_data( nGet_AD_data),.clk(clk);en dmodule练习十一.简单卷积器的设计/timescale 100ps/100psmodulecon 1(address,i ndata,outdata

43、,wr, neon vst ,n busy,eno ut1,e no ut2,CLK,reset,start);in put CLK,采用10MHZ的时钟reset,复位信号start, 因为RAM的空间是有限的，当 RAM存满后采样和卷积都会停止。此时给一个start的高电平脉冲将会开始下一次的卷积。nbusy;/从A/D转换器来的信号表示转换器的忙或闲output wr,/RAM 写控制信号enout1,enout2, enout1是存储卷积低字节结果RAM的片选信号enout2是存储卷积高字节结果RAM的片选信号nconvst, 给A/D转换器的控制信号，命令转换器开始工作，低电平有效

44、address; /地址输出in put 7:0in data; /从A/D转换器来的数据总线output7:0 outdata;/写到RAM去的数据总线wiren busy;reg wr;regneon vst,eno ut1, eno ut2;reg7:0 outdata;reg10:0 address; reg8:0 state; reg15:0 result;reg23:0 li ne;reg11:0 counter; reghigh;reg4:0 j;regEOC;parameter h1=1,h2=2,h3=3;/ 假设的系统系数parameter IDLE=9b000000001

45、,START=9b000000010, NCONVST=9bOOOOOO1OO,READ=9b000001000,CALCU=9b000010000,WRREADY=9b000100000,WR=9b001000000,WREND=9b010000000,WAITFOR=9b1OOOOOOOO;parameter FMAX=20; /因为A/D转换的时间是随机的，为保证按一定的频率采样，A/D/转换控制信号应以一定频率给出。这里采样频率通过FMAX控制/ 为 500KHZ。always (posedge CLK)if(!reset)beginstate=IDLE;neon vst=1b1;eno ut1=1;eno ut2=1;cou nter=12b0;high=0;wr=1;lin e=24b0;address=11b0;endelsecase(state)IDLE:if(start=1)begincounter=0;/counter是一个计数器，记录已/用的RAM空间lin e=24b0;state=START;endelsestate=IDLE;/START状态控制A/D开始转换START: if(EOC)beginneon vst=0;high=0;state= NCONVST; end elsestate=START;/NCONVST状态是A/D