组合逻辑电路的VHDL设计

1、组合逻辑电路的vhdl设计实验报告学院及班级：信工院电子信息工程一班学 号： 2010550428 姓 名： 王 尧 完成 时间： 2012年10月11日 (1) 实验目的：熟悉quartus的vhdl文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。(2) 实验内容1：用vhdl语言设计2选1多路选择器。提示：参考例3-1。要求：首先利用quartus完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。选择目标器件ep1c3，建议选实验电路模式5，如附图1所示。用键1(pio0，引脚号为1)控制s；a和b分别接clock0(引脚号为93)和c

2、lock2(引脚号为17)；输出信号y接扬声器speaker(引脚号为129)。通过短路帽选择clock0接256hz信号，clock2接8hz信号。引脚锁定后进行编译、下载和硬件测试实验，通过键1控制s，可使扬声器输出不同音调。(3) 实验内容2：将此二选一多路选择器看成是一个元件mux21a，利用元件例化语句描述图2所示电路，并将此文件放在同一目录中。图2 双2选1多路选择器要求：首先利用quartus完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。然后进行引脚锁定以及硬件下载测试。选择目标器件ep1c3，建议选实验电路模式5（附图1），用键1(pio0，引脚号

3、为1)控制s0；用键2(pio1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256hz信号，clock5接1024hz，clock2接8hz信号。通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调。(4) 程序设计程序示例1：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in std_logic;y:out std_logi

4、c);end entity mux21a;architecture one of mux21a isbeginprocess(s,a,b) begin case s is when 0 = y y null ; end case; end process;end architecture one;程序示例2：library ieee;use ieee.std_logic_1164.all;entity muxk isport(a1,a2,a3,s0,s1:in std_logic;outy: out std_logic);end entity muxk;architecture one of

5、muxk issignal tmp: std_logic;component mux21aport(a,b,s: in std_logic;y:out std_logic);end component;beginu1: mux21a port map(a=a2,b=a3,s=s0,y=tmp);u2: mux21a port map(a=a1,b=tmp,s=s1,y=outy);end architecture one;(5) 实验过程 打开软件，点击新建建立一个vhdl file,将编写好的程序拷进去点击保存根据提示新建一个以实体名为名的工程并选择芯片，程序名也与实体名一致。编译前设置完成

6、后点击start compilation对程序进行编译检错，然后点击新建建立一个vector waveform file,在edit下拉菜单里点end time设定仿真结束时间，在viewutility windows下拉菜单里点击node finder弹出窗口里点击list列出所有端口。分别将端口移到waveform1.vwf窗口左边name下，然后分别编辑各输入端口的输入信号。然后以实体名保存，点击start simulation进行仿真检错。然后进行引脚锁定和下载：选择assignmentsassignment editor命令，在category列表中选择locations;双击to栏

7、的new选择电路设计图中的端口，双击location栏的new选择外设引脚；储存引脚锁定信息并再编译一次。选择toosprogrammer命令，在mode下拉列表中选择编程模式，并选中下载文件右侧的第一个小方框，单击左上角的hardware setup设置编程器。向fpga下载sof文件前要选择打钩“program/configure”选项。然后单击下载标符start按钮进行下载。下载完成后按要求进行硬件测试。(6)仿真波形图（7）实验分析与总结1、实验一要注意好内部逻辑与时序,注意端口属性是输入还是输出等,仿真时间可以适当延长(40-50ns),使观察效果明显,另外,在检验最后的结果是否与要求匹配时,可以按照时序仿真图来观察.2、实验二的过程中,一