veriloghdl数字设计与综合答案

1、veriloghdl 数字设计与综合答案【篇一： verilog 习题选答】txt 答：fpga 中，由程序来转换为可烧录的二进制码。 ic 设计中，主要是由 design-compiler 来实现。 2能否说模块相当于电路图中的功能模块，端口相当于功能模块的 3assign 声明语句 ,实例元件 ,always 块,这三类描述中哪一种直接与电路结构有关 ?4由连续赋值语句（ assign ）赋值的变量能否是 reg 型的？答：赋值运算分为连续赋值和过程赋值两种。（1） 连续赋值 连续赋值语句只能对线网型变量进行赋值，而不能对寄存器型变量进行 赋值，基本的语法结构为： assign #( 延时

2、量) 线网型变量名 = 赋值表达式; 一个线网型变量一旦被连续赋值语句赋值后，赋值语句右端赋值表达式的值将持续对赋值变量产生连续驱动，只要右端表达式任一操作数的值发生变化，就会立即触发对赋值变量的更新操作。 （2） 过程赋值 过程赋值主要用于两种结构化模块（ initial 和always ）中的赋值语句。 在过程块中只能使用过程赋值语句，不能在过程块中出现连续赋值语句，同时过程赋值语句也只能用在过程赋值模块中。基本的语法结构为：被赋值变量赋值操作符赋值表达式，其中，赋值操作符是“=”或“=，”它分别代表了阻塞赋值和非阻塞赋值类型。过程赋值语句只能对寄存器类型的变量进行赋值，经过赋值后，上面这

3、些变量的值将保持不变，直到另一条赋值语句对变量重新赋值为止。 5如果都不带时间延迟、阻塞和非阻塞赋值有何不同？说明它们的不同点？ 答：代码 1：module test(a,b,c,d,y); / 两个与逻辑， 1 个或逻辑 input a,b,c,d; output y;reg y,tmp1,tmp2; always (a or b or c or d)/ y 的值并不等于当前的 tmp1 ，tmp2相或的值，而是等于上 begin 一次运算时 tmp1 ，tmp2 相或的值。 相当于一个延迟，在第 2 tmp1 = ab; 次 always 模块运行完后得到 想要的 y 值tmp2 = cd

4、;y = tmp1|tmp2;endendmodule代码 2： 基本与代码 1 一样，只是在 always 的敏感列表中加入了temp1 ，temp2module test(a,b,c,d,y); input a,b,c,d; output y;reg y,tmp1,tmp2;always (a or b or c or d or tmp1 or tmp2)/ 与代码一不同， begintmp1 = ab; tmp2 = cd;y = tmp1|tmp2; end endmodule代码 3：在代码 2 中加进参数 j，来帮助判断 always 模块的运行次数：module test(a,b

5、,c,d,y); input a,b,c,d; output y;reg y,tmp1,tmp2; reg 8:0j=0;always (a or b or c or d or tmp1 or tmp2) beginj = j + 1;#5 / 这里加了一个延时，方便分析 tmp1 = ab; 延迟消失了。tmp2 = cd;y = tmp1|tmp2;end endmodule 首先 j 从 0 增至 1，为阻塞赋值，然后延迟 5，开始下面的非阻塞赋值，然后 temp1 ，temp2 得到了新的值，但是 y 还是并没有更新， 而是和代码一中一样保持。第一次 always 执行完毕。由于 te

6、mp1的值得到了更新，随即再次运行 always 模块， j 从 1 增加到 2，然后延迟 5，而此时 a,b,c,d 的值没有变，因此 temp1 ，temp2 没有变化，但是 y 却得到了第一次 temp1 ，temp2 变化后相或的值，发生跳变。 由上可以看出，本来只要 1 次就能完成的组合逻辑，由于采用了非阻塞赋值，仿真器不得不两次进入 always 模块，因此可以遵循这样的原则，写组合逻辑的时候， always 中要用阻塞赋值，写时序逻辑的时候， always 模块中要用非阻塞赋值。（当然不排除为了特殊的目的不遵循这个建议）6defparam 命令的使用，模块实例化和模块引用 在一个

7、模块中改变另一个模块的参数时，需要使用 defparam 命令，高层模块可以改变低层模块用 parameter 定义的值，改变低层模块的参数值有以下方式： （1） defparam 层次路径 = 改变后的值 （见书本 32 页） （2） 实例化时传递参数模块名 #（改变后参数的值） 实例名 （输入输出） 可以利用 defparam 命令定义参数，语法结构为： 模块名 例化模块名 （输入输出）； defparam 例化模块名 . 参数名 =value ； 模块实例引用时参数的传递还可以利用特殊符号 “#”，语法结构为： 模块名 # （改变后的参数值）例化模块名 （输入输出端口）7同步清零 d 触

8、发器和异步清零 d 触发器module dff_tongbu (q ，d，clk ，clr) ；/同步清零受时钟控制input d ，clk ，clr ；output q ；reg q ；always (negedge clock) if (clr) q=0 ； else q=d ； endmodulemodule dff_yibu(q ，d，clk ，clr) ；/异步清零不受时钟控制input d ，clk ，clr ；output q ；reg q ； always (clr)if (clr) q=0 ；else q=d ；使用同步清零 d 触发器输出一个周期为 10 个时间单位的时钟信

9、号：8. 敏感变量的描述完备性 verilog 中，用 always 模块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always 敏感列表中列出。如果在 赋值表达式右端引用了敏感列表中没有列出的信号，在综合时会为 没有列出的信号隐含地产生一个透明锁存器，这是因为该信号的变 化不会立即引起所赋值的变化，而必须要等到敏感列表中的某个信号发生变化时，它的作用才表现出来，相当于存在一个透明锁存器，把该信号的变化暂存起来。【篇二： fpga 习题集及参考答案】一、 填空题1. 一般把 eda 技术的发展分为（）个阶段。2. fpga/cpld 有如下设计步骤：原理图 /hdl 文本

10、输入、适配、功能仿真、综合、编程下载、硬件测试，正确的设计顺序是（）。3. 在 eda 工具中，能完成在目标系统器件上布局布线的软件称为（）。4. 设计输入完成之后，应立即对文件进行（）。5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。6. 将硬件描述语言转化为硬件电路的过程称为（）。 7. ip 核在 eda 技术和开发中具有十分重要的地位，以 hdl 方式提供的 ip 被称为（）ip 。8. soc 系统又称为（）系统。 sopc 系统又称为（）系统。9. 将硬核和固核作为（） ip 核，而软核作为（） ip 核。 10. ip 核在 eda 技术和开发中具有十分重

11、要的地位，以 hdl 方式提供的 ip 被称为（）。11. hdl 综合器就是逻辑综合的过程，把可综合的 vhdl/verilog hdl转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。12. eda 软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。13. 按仿真电路描述级别的不同， hdl 仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。14. 系统仿真分为（）、（）和（）。15. （）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。16. （）仿真是对综合后的网表进行的仿真，它验证设

12、计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。17. （）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。18. 目前 xilinx 公司生产的 fpga 主要采用了（）配置存储器结构。19. 描述测试信号的变化和测试工程的模块叫做（）。20. 现代电子系统设计领域中的 eda 采用（）的设计方法。21. 有限状态机可分为（）状态机和（）状态机两类。22. verilog hdl 中的端口类型有三类： （）、（）、输入 /输出端口。23. verilog hdl 常用两大数据类型： （）、（）。24. fpga / cpld 设计

13、流程为：原理图 /hdl 文本输入 （） 综合 适配 （） 编程下载 硬件测试。25. （）是描述数据在寄存器之间流动和处理的过程。26. 连续赋值常用于数据流行为建模，常以（）为关键词。27. verilog hdl 有两种过程赋值方式：（）和（）。28. timescale 1ns/100ps 中 1ns 代表（）， 100ps 代表（）。29. 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（）。30. 从互连结构上可将 pld 分为确定型和统计型两类。确定型结构的代表是（），统计型结构代表是（） 。31. cpld 是由（）的结构演变而来的。32. fpga

14、 的核心部分是（），由内部逻辑块矩阵和周围 i/o 接口模块组成。33. 把基于电可擦除存储单元的 eeprom 或 flash 技术的 cpld 的在系统下载称为（），这个过程就是把编程数据写入 e2cmos 单元阵列的过程。34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（）为单位将配置数据载人可编程器件：而并行配置一般以（）为单位向可编程器件载入配置数据。35. fpga 的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（）模式。36. 可编程逻辑器件的配置方式分为（）和（）两类。37. veriloghdl 是在（）年正式推出的。38.

15、 在 verilog hdl 的 always 块本身是（）语句。39. verilog hdl 中的 always 语句中的语句是（）语句。 40. verilog hdl 提供了标准的系统任务，用于常用的操作。如显示、文件输入 /输出等，系统函数前都有一个标志符 （）加以确认。41. verilog hdl 很好地支持了 “自顶向下 ”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。42. verilog hdl 模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是 （）模块，即，为功能模块的测试提供

16、信号源激励、输出数据监测。43. verilog 语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。44. state ，state ，这两个标识符是（）同。45. assign c=ab? a ： b 中，若 a=3,b=2, 则 c= （）;若 a=2,b=3, 则c=（）。46. 在 verilog hdl 的逻辑运算中，设 a=4b1010，则表达式 a 的结果为（） 47. 在 verilog hdl 的逻辑运算中，设 a=2 ，b=0 ，则 a b 结果为（）， a | b 结果为（）。48. 在 verilog hdl 的逻辑运算中，设 a = 4 b101，0

17、 a 1 结果是（）。二、 eda 名词解释1. asic ，2.cpld, 3.fpga,4.ic, 5.lut .6.pcb.7.rtl,8.fsm,9.gal,10.isp,11.jatg,12.pbd,13.bbd三、 选择题1 任 verilog hdl 的端口声明语句中，用（ ）关键字声明端口为双向端口a：inout b ：inout c ：buffer d ：buffer2 用 verilog hdl 的 assign 语句建模的方法一般称为（ ）方法。a：连续赋值 b：并行赋值 c：串行赋值 d：函数赋值3 ip 核在 eda 技术和开发中具有十分重要的地位， ip 是指（ ）

18、。a：知识产权 b：互联网协议 c：网络地址 d ：都不是4 在 verilog hdl 的 always 块本身是（ ）语句a：顺序 b：并行 c ：顺序或并行 d：串行5 在 verilog hdl 的逻辑运算中，设a=8b11010001,b=8b00011001, 则表达式 “ab”的结果为（）a：8b00010001 b ：8b11011001 c ：8b11001000d ：8b001101116 大规模可编程器件主要有 fpga 、cpld 两类，下列对 fpga 结构与工作原理的描述中，正确的是（ ）。a：fpga 是基于乘积项结构的可编程逻辑器件；b：fpga 是全称为复杂可

19、编程逻辑器件；c：基于 sram 的 fpga 器件，在每次上电后必须进行一次配置；d：在 altera 公司生产的器件中， max7000 系列属 fpga 结构。7 下列 eda 软件中，哪一个不具有逻辑综合功能：（ ）。a： ise b ： modelsim c ： quartus ii d ：synplify8 下列标识符中，（ ）是不合法的标识符。a： state0 b ： 9moon c ： not_ack_0 d ： signal9 关于 verilog hdl 中的数字，请找出以下数字中最大的一个：（ ）。a： 8b1111_1110 b： 3o276 c： 3d170d： 2

20、h3e10 大规模可编程器件主要有 fpga 、cpld 两类，下列对 cpld 结构与工作原理的描述中，正确的是（ ）。a：cpld 是基于查找表结构的可编程逻辑器件；b：cpld 即是现场可编程逻辑器件的英文简称；c：早期的 cpld 是从 gal 的结构扩展而来；d：在 xilinx 公司生产的器件中， xc9500 系列属 cpld 结构；11 ip 核在 eda 技术和开发中具有十分重要的地位；提供用 vhdl等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 ip 核为（ ）。a ：瘦 ip b ：固 ipc ：胖 ip d ：都不是12 不完整的 if 语句，其综合结果

21、可实现（ ）。a： 时序逻辑电路 b： 组合逻辑电路 c： 双向电路 d： 三态控制电路13 cpld 的可编程是主要基于什么结构（ ）。a ：查找表（ lut ） c ： pal 可编程 b： rom 可编程 d： 与或阵列可编程 14 ip 核在 eda 技术和开发中具有十分重要的地位，以 hdl 方式提供的 ip 被称为：（ ）a： 硬 ipb ： 固 ip c ： 软 ipd ： 都不是；15 设 a = 4 b101，0 b=4b0001， c= 4 b1xz0则下列式子的值为1 的是（ ）a：a bb ：a = c c ：13 - a bd ：13 (ab)16 设 a=2 ，b=

22、0 ，则下列式子中等于 x 的是（）。a： a bb ： a | b c ： !a d ： x a17 fpga 可编程逻辑基于的可编程结构基于（ ）。a： lut 结构 b： 乘积项结构 c ：pldd ：都不对18 cpld 可编程逻辑基于的可编程结构基于 （ ）。a： lut 结构 b： 乘积项结构 c ： pld d ：都不对19 下列运算符优先级最高的是（ ）。a： ！ b： + c ：d：20 设 a = 1 b，1b = 3 b10，1 c = 4 b1010则 x= a ，b，c 的值的等于（ ） a： 7b1101100 b：8b 10101011 c： 8b 1101010

23、1 d：8b1101101021 将设计的系统按照 eda 开发软件要求的某种形式表示出来，并送入计算机的过程，称为（ ）。a：设计的输入 b：设计的输出 c ：仿真 d：综合22 一般把 eda 技术的发展分为（ ）个阶段。a：2 b ： 3 c ：4 d ：523 设计输入完成之后，应立即对文件进行（ ）。a：编译 b：编辑 c ：功能仿真 d：时序仿真24 vhdl 是在（ ）年正式推出的。a：1983 b ：1985c ：1987d ：198925 verilog hdl 是在（ ）年正式推出的。a：1983 b ：1985c ：1987d ：198926 基于硬件描述语言的数字系统设

24、计目前最常用的设计方法称为（）设计法。a：自底向上 b：自顶向下 c：积木式 d：顶层27 在 eda 工具中，能将硬件描述语言转化为硬件电路的重要工具软件为（ ）。a：仿真器 b：综合器 c：适配器 d：下载器28 在 eda 工具中，能完成在目标系统器件上布局布线的软件称为（ ）。a：仿真器 b：综合器 c：适配器 d：下载器29 逻辑器件（ ）属于非用户定制电路。a：逻辑门 b： promc ：pla d ：gal30 可编程逻辑器件 pld 属于（ ）电路。a：半用户定制 b：全用户定制 c ：自动生成 d：非用户定制31 不属于 pld 基本结构部分的是（ ）。a：与门阵列 b：输入

25、缓存 c：与非门阵列 ：或门阵列32 任 verilog hdl 的标识符使用字母的规则是（ ）。a：大小写相同 b：大小写不同 c ：只允许大写 d：只允许小写33 操作符是 verilog hdl 预定义的函数命名，操作符是由（ ）字符组成的。a：1b：2 c：3d：1334 在 verilog hdl 模块中， task 语句类似高级语言中的（ ）。a：函数 b：常数 c：变量 d：子程序35 在 verilog hdl 模块中，函数调用时返回一个用于（ ）的值。a： 表达式 b：输出 c：输入 d：程序包36 verilog hdl 中的 always 语句中的语句是（ ）语句。a：

26、串行 b ： 顺序 c： 并行 d：顺序或并行37 嵌套的 if 语句，其综合结果可实现（ ）。a：条件相与的逻辑 b：条件相或的逻辑 c：条件相异或的逻辑 d：三态控制电路38 嵌套的使用 if 语句，其综合结果可实现（ ）。a：带优先级且条件相与的逻辑电路 b：双向控制电路c： 三态控制电路 d：条件相异或的逻辑电路39 下列哪个 fpga/cpld 设计流程是正确的（ ）。a：原理图 /hdl 文本输入 -功能仿真 -综合-适配-编程下载 -硬件测试b：原理图 /hdl 文本输入 -适配-综合-功能仿真 -编程下载 -硬件测试 c：原理图/hdl 文本输入 -功能仿真 -综合-编程下载

27、-适配-硬件测试d：原理图 /hdl 文本输入 -适配-功能仿真 -综合-编程下载 -硬件测试四、 简答题1 简述 eda 技术的发展历程？2 什么是 eda 技术？3 在 eda 技术中，什么是自顶向下的设计方法？4 自顶向下的设计方法有什么重要意义？5 简要说明目前现代数字系统的发展趋势是什么？6 简述现代数字系统设计流程。7 简述原理图设计法设计流程。8 简述原理图设计法设计方法的优缺点。9 什么是综合？综合的步骤是什么？10 什么是基于平台的设计？现有平台分为哪几个类型？11 目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？12 什么是 soc 技术含义是什么？什么是

28、sopc?13 sopc 技术含义是什么？ sopc 技术和 soc 技术的区别是什么？14 sopc 技术是指什么？ sopc 的技术优势是什么？15 简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真，设计的正确性是否能得到保证？16 综合完成的主要工作是什么？实现（ implement ）完成的主要工作是什么？17 主要的 hdl 语言是哪两种？ verilog hdl 语言的特点是什么？18 简述阻塞赋值与非阻塞赋值的不同。19 简述过程赋值和连续赋值的区别。20 什么叫做 ip 核?ip 在设计中的作用是什么 ?21 什么是 ip 软核，它的特点是什么？2

29、2 根据有效形式将 ip 分为哪几类？根据功能方面的划分分为哪两类？23 比较基于查找表的 fpga 和 cpld 系统结构和性能上有何不同 ?24 什么是数据流级建模？什么是行为级建模？25 timescale 指令的作用是什么。26 采用 hdl 完成设计后，必须应用测试程序（ testbench ）对设计的正确性进行验证。测27 什么是 fpga ，cpld ？他们分别是基于什么结构的可编程逻辑结构？28 cpld 是基于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。29 fpga 是于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。30 pld 器件按照编程方式不同，可以分为

30、哪几类？31 解释编程与配置这两个概念。32 说明 fpga 配置有哪些模式，主动配置和从动配置的主要区别是什么？33 为什么在 fpga 构成的数字系统中要配备一个 prom 或e2prom ？五、 程序补充完整1 下面程序是一个 3-8 译码器的 veriloghdl 描述，试补充完整。 空（1） decoder_38(out,in)output7 ：0 out;input2 ：0 in;reg7 ：0 out 空（2）(in)begin(in)3d：0 out=8 b11111110;3d：1 out=8 b11111101；【篇三： fpga 题及答案】件： 软件：）；掌握一种语言。2

31、、使用 quartus ii 进行逻辑设计，常用的设计思想的输入方式有：原理图、等。3、高级语言 c 程序经过软件程序编译器形成 cpu 指令/数据代码流；verilog hdl 程序经过综合器形成电路网表文件4、cpld 是在 pal ，gal 等类型器件的基础上发展起来的与或阵列型 pld 器件，大多数 fpga 采用了查找表结构，其物理结构是静态存储器 sram. 。 5、jtag 边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如： cpu ，dsp ，arm ，pld 等。同时， jtag 接口也被赋予了更 多的功能：编程下载、在线逻辑分析。6、使用 verilog hdl

32、进行逻辑设计，变量的值有 4 种状态： 0、1、x、z； 7、定义逻辑功能的几种基本方法：用 assign 持续赋值语句定义、用 always 过程块定义、调用元件（元件例化）。 8、整数按如下方式书写： +/-size basevalue 即 +/-位宽进制数字size 为对应二进制数的宽度； base 为进制； value 是基于进制的数字序列。进制有如下 4 种表示形式： 二进制（ b 或 b）、十进制（ d 或 d 或缺省）、十六进制（ h 或 h）、八进制（ o 或 o）9、定义 reg 型标量型变量： /变量名 qout 10、定义 wire 型向量： /databus 的宽度是

33、8 位 11、在状态机设计中使用一位热码定义 5 种状态，并定义状态变量： 12、在状态机设计中使用顺序码定义 5 种状态，并定义状态变量：1、成为 ieee 标准的 hdl 有 2、quartus ii 是 （a ）公司的（ d）开发工具。 3、modelsim 是 mentor 公司的出色的仿真软件，它属于编译型（ 仿真 ）器，速度快，功能强。 4、使用 altera 公司的 quartus ii 和 fpga 器件能够进行数字电路设计、dsp 设计、 sopc 设计5、使用 verilog hdl 进行逻辑设计，端口类型有6、使用 verilog hdl 进行逻辑设计，可综合的变量类型有

34、7、a=5b11001; b=5b10101; 下面那个是正确的8、下面那些语句可以被综合成电路 b 、alwaysc 、assignd 、definee 、formodule voter7(pass,vote); output pass;input6:0 vote;reg2:0 sum;integer i;reg pass;always (vote)beginsum=0;for(i=0;i=6;i=i+1) /for 语句 if(votei) sum=sum+1;if(sum2) pass=1;/ 超过 4 人赞成，则通过 else pass=0;end endmodule 8、4 选 1

35、数据选择器module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3; input1:0 sel; reg out;always (in0 or in1 or in2 or in3 or sel) /敏感信号列表 case(sel)2b00: 2b01:out=in0; out=in1;2b10: out=in2; 2b11: out=in3; default: out=x; endcase endmodule 13、带同步清 0/同步置 1（低电平有效）的 d 触发器module dff_syn(q,qn,d

36、,clk,set,reset);input d,clk,set,reset; output reg q,qn;always (posedge clk)beginif(reset) begin q=1b0;qn=1b1;end/同步清 0，低电平有效else if(set) begin q=1b1;qn=1b0;end/同步置 1，低电平有效 else begin q=d; qn=d; endend endmodule 14、带异步清 0/异步置 1（低电平有效）的 d 触发器module dff_asyn(q,qn,d,clk,set,reset);input d,clk,set,reset;

37、 output reg q,qn;always (posedge clk or negedge set or negedge reset)beginif(reset) begin q=1b0;qn=1b1; end/异步清 0，低电平有效else if(set) begin q=1b1;qn=1b0; end /异步置 1，低电平有效 elsebegin q=d;qn=d; endend endmodule18、分频器设计（偶数等占空比分频； 1：15 占空比分频）a、module div6(clk,rst,clk6);input rst,clk; output clk6; reg clk6;reg 1:0 cnt; always(posedge clk or posedge rst)beginif(rst=1 b1)cnt=2 b00; else if(cnt=2)begin cnt=2 b0