可编程逻辑器件：第五章 高密度可编程逻辑器件

1、第五章 CPLD 器件,SPLD的阵列容量较小，不适合于实现规模较大的设计对象。 SPLD片内触发器资源不足。不能适用于规模较大的时序电路。 SPLD输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连接的灵活性。 SPLD编程下载必须将待编程芯片插入专用设备，使得编程不够方便，设计人员企盼提供一种更加直接、不必拔插待编程芯片就可下载的编程技术,简单可编程逻辑器件(SPLD)存在的问题,复杂可编程逻辑器件(CPLD,CPLD的主要特点 在系统可编程，并可重复编程、擦除或配置数据。 采用多种存储器类型E2PROM、FLASH和SRAM等，高（密度、速度、可靠性），低功耗。 内部时间

2、延迟固定、可预测，易消除冒险竞争。 有多级加密位，具有较好的保密性,5.1 在系统可编程技术,5.1.1 在系统编程的基本原理 In-System Programming(ISP)在系统编程 ISP技术是一种串行编程技术。由五条线组成：数据输出线SDO，数据输入线SDI，时钟线SCLK，模式控制线MODE，使能线/EN。 当/EN=1时，器件处于正常工作状态；当/EN=0时(编程状态），器件所有输出口被设置成高阻态，因而隔绝了芯片与外电路的连接，避免了被编程芯片与外电路的影响,标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线,控制板实物图,A

3、T89S52 ISP口,CPLD JTAG口,CPLD EPM7128SLC,5.1.2 在系统编程方法 在系统可编程逻辑器件从编程元件上来说分为两类：一类是非易失性元件的E2CMOS结构或快闪存储单元结构的可编程逻辑器件；另一类是易失性元件的SRAM结构的FPGA器件。现场可编程FPGA器件和ISP-PLD都可以实现系统重构。采用ISP-PLD器件通过ISP技术实现的系统重构称为静态重构；由基于SRAM的FPGA实现的系统重构称为动态重构,1.利用计算机接口和下载电缆对器件编程 连接电路如图5.1所示。一种方法需要在ISP器件的开发软件支持下进行。它可以利用串口的BitBlaster串行下载

4、或利用USB口并行下载。例如，对Altera公司的CMOS结构的MAX7000系列器件或SRAM结构的FLEX系列器件均适应。 另一种方法是脱离ISP的开发环境，根据编程时序的要求，利用自己的软件向ISP器件写入编程数据。这种方法多适用于SRAM结构的FPGA器件,图5.1 利用PC机和编程电缆对ISP-PLD编程,编程控制软件 （计算机,统系其它电路,被编程器件,并行端口或USB接口,2. 利用目标板上的单片机或微处理器对ISP器件编程 这种在系统编程方法是将编程数据存储在目标板上的EPROM中，当目标板上电时会自动对ISP器件进行编程。编程的关键在于提供准确定时的ISP编程时钟。 这种编程

5、方法多适用于易失性的SRAM结构的FPGA器件,3. 多芯片ISP编程 ISP器件有一种特殊的串行编程方式，如图5.2所示。其特点是各片共用一套ISP编程接口，每片的SDI输入端与前一片的SDO输出端相连，最前面一片的SDI端和最后一片的SDO端与ISP编程口相连，构成一个类似移位寄存器的链形结构。链中器件数可以很多，只要不超出接口的驱动能力即可,图5.2 多芯片编程结构,ispEN SCLK MODE ispLSI SDI SDO,SCLK MODE ispGAL SDI SDO,SCLK MODE ispGAL SDI SDO,ispEN SCLK MODE ispLSI SDI SDO,

6、SDO,SDI,SCLK,ispEN,MODE,5.1.3 在系统可编程技术的优越性 在系统可编程技术具有以下优越性： (1) 利用ISP技术可以完全摆脱编程器，并且解决传统可编程器件比较难以解决的问题。例如，多个器件同时编程、管脚间距很密(例如TQFP的间隙不到0.6 mm)、器件的编程和管脚弯曲等问题,2) ISP技术开始了器件编程技术的新时代，对系统的设计、制造、测试和维护也产生了重大的影响。由于ISP器件允许在设计、测试和制造过程中和器件焊接在电路板上的条件下重构系统，这种能力给样机设计、电路板调试、系统制造和系统升级带来了革命性的变化。例如，它简化了生产流程，可以免去重做印刷电路板的

7、工作，同时也提供了遥控现场升级和维护的可能,3) 为今后的系统重构提供了新思路。采用ISP技术，使系统内硬件的功能可以像软件一样通过编程来配置，从而在电子系统中引入了“软”硬件的全新概念。它不仅可以使电子系统的设计和产品性能的改进以及扩充变得十分简便，还可使新一代电子系统具有极强的灵活性和适应性。此外，可再配置FPGA正在勾画着未来的计算机，这种计算机包含一组互相连接在一起的FPGA，能将计算机的软件程序映射成FPGA的硬件来执行，从而大大加速了计算机系统的运行。因此ISP为系统重构的发展提供了新思路，被称为在最终用户产品中实现“设计的可再编程性”的时代已经到来,Altera公司从1983年起

8、便将其发明的可编程逻辑技术与软件工具、IP和设计服务相结合，为世界范围内的用户提供超值的可编程解决方案。在1983年成功推出第一款商业化的PLD(即Classic器件)之后，Altera公司分别在1988年和1992年推出了基于乘积项的MAX架构和基于查找表(LUT)的FLEX架构。此后，通过广泛合作和改进设计与工艺，Altera公司不断推出了新的产品和工具，参见后表,5.2 Altera 可编程逻辑系列器件,Altera可编程逻辑器件纵览,在Stratix器件系列的基础上，Stratix FPGA提供了两倍的性能和比第一代产品低40%的成本，适用于高密度通用性应用。Altera公司通过第一代

9、Cyclone系列器件建立起了低成本FPGA的领先地位，Cyclone FPGA继承了这一领先优势，提供了一个灵活的、低风险和低成本的解决方案，使之成为了中低密度ASIC最吸引人的替代产品。HardCopy器件给大量应用设计人员提供了一种无缝移植到低成本结构化ASIC的解决方案,MAX系列器件特性简表,5.3.1 概述 如表所示，Altera基于其多阵列矩阵(MAX)架构提供了多种CPLD器件系列，可以适应各种不同的应用需求，提供先进、可靠的高性能解决方案,5.3 MAX架构及器件系列,MAX7000 MAX 7000系列器件采用CMOS E2PROM工艺制造，提供32512个宏单元的密度范围

10、，速度达3.5 ns的管脚到管脚延迟。由于该系列器件具有可预见的高速性能、多电压及高速I/O能力、在系统可编程能力以及大量的可选封装形式，是相应密度层次上使用最广泛的可编程逻辑解决方案,Altera提供的可编程逻辑器件设计工具均全程支持上述MAX器件的开发。设计者可以从Altera网站上免费下载Quartus网络版和MAX+plus基础版设计软件，以最小化的总体开发成本完成应用系统的开发,5.3.2 MAX7000系列器件概述 MAX7000系列是基于CMOS工艺、EEPROM、乘积项结构及ISP技术的可编程逻辑器件，具有非易失性、即时可用性、快速反复编程能力、高速可预测时序性能、在系统可编程

11、(ISP)和可编程速度/功耗优化能力，以及提供全局时钟、开路输出、可编程上电状态和快速输入建立时间等优异特性，适用于高密度地集成SSI、MSI、LSI等标准器件以及PAL、GAL等可编程逻辑器件的系统级,根据器件内核电压的不同，Altera又将MAX7000系列细分为MAX7000S(5.0V)、MAX7000AE(3.3V)和MAX7000B(2.5V)等多个子系列(参见表)。其器件在除内核电压之外的主要特性上均完全一致，例如：内部均包含Altera的MultiVolt多电压接口，允许设计者在系统开发中无缝地集成1.8V、2.5V、3.3V和5.0V的不同逻辑电平；MAX7000B系列器件进

12、而全面地支持GTL+、SSTL-2、SSTL-3和64位66MHz PCI等接口标准，使其成为了很多高速逻辑接口应用的理想方案(参见表5.5,GTL+（发射接收逻辑,MAX 7000系列的子系列,表5.5 MAX7000 I/O支持,GTL：Gunning Transceiver Logic。GTL: 1.2V; GTL+: 1.5V 低电压，低摆幅，常用作背板总线型信号的传输,SSTL：STUB SERIES TERMINATED LOGIC 短截线串联端接逻辑 常见SSTL接口有：SSTL-2, SSTL-3, SSTL-18 该标准专门针对高速内存(特别是SDRAM)接口 DDR2采用S

13、STL-18，SSTL-2，DDR3采用SSTL-15,此外，MAX 7000系列还广泛地提供了从传统的四角扁平封装(QFP)直到先进的FineLine BGA封装的封装选择(参见表5.6)，可以满足不同设计的需求。同时，MAX 7000S、MAX7000AE和MAX7000B器件在相同封装下管脚兼容， 因而通过选择合适的MAX器件可以节省因逻辑需求变化而需要花费的修改时间，显著缩短设计周期（因为不再需要变更管脚分配,表5.6 MAX 7000 器件封装选项,QFP TQFP封装,PLCC封装,BGA封装,表5.7、表5.8和表5.9依次列出了MAX 7000B系列、MAX 7000AE系列和

14、MAX 7000S系列所提供的器件，可供选用时参考。表中各个时序参数的含义分别为： tPD 为从输入到非寄存器输出的数据路径延迟； tSU 为全局时钟建立时间； tFSU 为快速输入的全局时钟建立时间； tCO1 为全局时钟到输出延迟时间， fcnt 为16比特计数器内部全局时钟频率，单位为MHz,表5.7 MAX 7000B系列器件简表,表5.8 MAX 7000AE系列器件简表,表5.9 MAX 7000S系列器件简表,5.3.3 MAX7000系列器件结构 以较为典型的MAX7000S系列为例，该系列器件主要由逻辑阵列块、宏单元、扩展乘积项(共享和并联)、可编程连线阵列(PIA)和I/O

15、控制块等组成；另有四个专用输入端可以用作普通的输入端，或者用于输入四个高速的全局控制信号(供各个宏单元和I/O引脚共享) 分别是时钟(GCLK1)、时钟/输出使能(OE2/GCLK2)、输出使能(OE1)信号和清零(GCLRn)，参见图5.3。下面具体加以说明,在系统编程芯片EPM7128S是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，下图是PLCC封装84端子的引脚图,在系统编程芯片EPM7128S的封装结构,64个I/O引脚,4个全局布线,TMS、TDI、TDO和TCK是在系统编程引脚（JTAG口,图5.3 MAX 7000S器件典型结构,逻辑阵列块(LAB,1. 逻辑

16、阵列块 如图5.3所示，MAX 7000S器件以通过可编程互连阵列(PIA)相互连接的灵活、高性能的逻辑阵列块(LAB)为基础。全局总线PIA由所有的专用输入端、I/O引脚和宏单元为其提供信号；每个LAB包含16个宏单元；每个LAB的输入信号包括36个来自PIA的通用输入信号、全局控制信号和从I/O引脚连接至寄存器的直接输入信号,图5.3所示的MAX 7000S器件的全局时钟信号可以是两个专用输入信号(GCLK1或GCLK2)之一的原信号或反信号,2. 宏单元 如图5.4所示，MAX 7000S器件的宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器三个功能模块组成。每个宏单元均可被单独地配置成时

17、序逻辑或组合逻辑工作方式。其中，逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项；乘积项的选择矩阵可将这些乘积项分配给“或门”和“异或门”作为基本逻辑输入以实现组合逻辑功能，或者将它们作为宏单元寄存器的清除、预置、时钟和时钟使能等控制功能的辅助输入。另外两种扩展乘积项可用来补充宏单元的逻辑资源,1) 共享扩展项，即反馈到逻辑阵列的反向乘积项； (2) 并联扩展项，即借用邻近的宏单元的乘积项。 Altera设计软件(如Quartus 、MAX+plus )能够根据设计的逻辑需要，自动地优化乘积项分配,图5.4 MAX 7000S器件的宏单元结构,对于寄存型功能，每个宏单元寄存器均可被独立编

18、程为具有可编程时钟控制的D型、T型、JK型或SR型触发器；对于组合逻辑，该寄存器则可被旁路掉。在设计输入时，由设计者指定所需的触发器类型；然后由设计软件为各个寄存型功能选择最有效的触发器工作方式，以减少设计所需的资源。 每个可编程寄存器可通过三种不同方式接受时钟控制,1) 全局时钟。该方式能够实现最快的时钟至输出性能。 (2) 全局时钟及高电平有效的时钟使能。该方式能够为每个寄存器提供使能信号，并且获得全局时钟的快速时钟至输出性能。 (3) 乘积项阵列时钟。在该方式下，寄存器的时钟信号来自隐埋的宏单元或I/O引脚,各个寄存器同样支持异步清除和异步置位功能。如图5.所示，由乘积项选择矩阵分配乘积

19、项以控制这些操作。虽然乘积项驱动寄存器的置位和复位信号都是高电平有效，通过在逻辑阵列中将这些信号反相仍可得到低电平有效的控制。另外，各个寄存器的复位操作可以由低电平有效的专用全局复位端GCLRn来独立地驱动。 所有MAX 7000器件的I/O引脚都有一个连接至宏单元寄存器的快速通道。该专用通道允许信号旁路PIA和组合逻辑，并将信号直接送达具有极快的输入建立时间的D型输入触发器,3. 扩展乘积项 尽管大多数逻辑功能可以利用各个宏单元内部的五个乘积项来实现，但较复杂的逻辑功能仍需要利用附加乘积项来实现。为了提供所需的逻辑资源，可以利用另外一个宏单元；但是MAX7000器件也允许使用共享的或并联的扩

20、展乘积项(即扩展项)，由其直接为同一个LAB中的任意一个宏单元提供额外的乘积项。这些扩展乘积项有助于确保在逻辑综合时用尽可能少的逻辑资源得到尽可能快的工作速度，分别说明如下,1) 共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列中，以便于集中使用。每个LAB有16个共享扩展项。每个共享扩展乘积项可被其所在的LAB内任意或全部宏单元使用和共享，以实现复杂的逻辑功能。使用共享扩展项会引入一个小的延时。图5.5表明了共享扩展项是如何被馈送到多个宏单元的,图5.4 MAX 7000S器件的宏单元结构,图5.5 MAX 7000S器件共享扩展项,2) 并联扩

21、展项。并联扩展项是宏单元中没有使用的乘积项，可被分配给相邻的宏单元以实现高速的、 复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中；其中五个乘积项由宏单元本身提供，另外15个由与其同属一个LAB的邻近宏单元的并联扩展项提供。设计软件的编译器能够自动地将最多三组且每组最多五个的并联扩展项分配给需要附加乘积项的宏单元。每组并联扩展项会增加一个小的延时,每个LAB中的两组宏单元(每组含有八个宏单元)形成两个出借或借用并联扩展项的链。一个宏单元可从编号较小的宏单元中借用并联扩展项。在每一组中，编号最小的宏单元仅能出借并联扩展项，而编号最大的宏单元仅能借用并联扩展项。图5.6

22、说明了并联扩展项是如何能够被从邻近宏单元中借用，以及如何出借给下一个宏单元的,图5.6 MAX 7000S器件并联扩展项,4. 可编程连线阵列(PIA) 逻辑设计通过可编程连线阵列(PIA)在各个LAB之间布线(将其相互连接)。PIA这种全局总线上布线，可将器件中任一信号源连接到其目的端。所有MAX 7000器件的专用输入、I/O和宏单元输出均被馈送至PIA，使得它们遍及器件内部的任何地方。但只有LAB需要的信号，才会真正地将其从PIA连接至该LAB。图5.7说明了MAX 7000器件的PIA结构及其信号选通原理。由于PIA具有固定的延时，使得逻辑设计的时序性能预测变得较为容易,图5.7 MA

23、X 7000器件的PIA结构,5. I/O控制块 I/O控制块允许每个I/O引脚单独地配置为输入、输出或双向工作方式。所有的I/O引脚都有一个可独立控制的三态缓冲器，通过全局输出使能信号或直接(将其使能信号)接地、接通VCC对其进行控制。当三态缓冲器的控制端接地(GND)时，输出为高阻态，I/O引脚即可用作专用输入引脚；当其控制端接高电平(VCC)时，输出被使能(即有效)。如图5.8所示，MAX7000S系列器件有六个全局输出使能信号，它们可以由以下信号同相或反相驱动：两个输出使能信号、一部分I/O引脚或一部分宏单元。而且，MAX7000S结构提供双I/O反馈，且宏单元与引脚反馈之间相互独立。

24、当I/O引脚被配置成输入时，相关的宏单元可用于隐含逻辑,图5.8 MAX 7000S器件的I/O控制块,5.3.4 MAX 7000系列器件配置要点 1. MAX 7000速度/功耗可编程控制 MAX7000器件具有支持用户定义的信号路径或整个器件工作在低功耗状态的省电工作模式。设计者可以将器件中各个宏单元独立地编程为高速(打开Turbo位)或低速(断开Turbo位)工作模式。由于在许多逻辑应用中只有少部分电路需要工作在最高频率上，故可利用该特性将影响速度的关键路径设置为高速工作，而令其他部分工作在低速、低功耗状态，从而可使总功耗下降50%甚至更多,2. MAX 7000器件输出配置 MAX

25、7000系列器件的输出可接受编程，以满足各种系统级需求： (1) 多电压(MultiVolt)I/O接口。MAX7000系列器件普遍具有该类接口，能够与采用不同电源电压的器件/系统接口。其一般规律是：无论采用何种封装，工作电压为5V的器件(MAX 7000S系列)均可被设置3.3 V或5.0 V输入/输出(引脚)；3V器件(MAX 7000AE系列)均可被设置2.5V、3.3V或5.0V输入(引脚)，2.5V或3.3V输出(引脚)；2.5V器件(MAX 7000B系列)均可被设置1.8V、2.5V或3.3V输入/输出(引脚)，详见表5.5,2) 漏极开路(Open-drain)配置。MAX70

26、00S系列器件为每个I/O引脚都提供了一个可选的漏极开路输出(其作用类似于集电极开路)。该漏极开路输出使得器件能够提供系统级控制信号(例如中断和写允许) -该信号可由多个(漏极开路输出端相互并联的)器件中的任何一个或多个发出。利用该特性，还可提供额外的“线或”运算，以及(与外接“上拉”电阻配合)实现与CMOS器件接口所需的输入/输出电压“上拉,3) 电压摆率(Slew-rate)控制。每个MAX7000S系列器件的I/O引脚的输出缓冲器都具有可调节的输出电压摆率，可对其进行配置以获得低噪声或高速性能。较快的电压摆率能为高速系统提供高速转换，但同时也会给系统引入噪声；低电压摆率能减少系统噪声，但

27、同时也会产生24ns的附加延迟。当电压摆率控制位(Tubor Bit)接通时，电压摆率设置在快速状态，这种设置应当仅用在系统中影响速度的关键输出端，并有相应的抗噪声措施；当该控制位断开时，电压摆率设置在低噪声状态，这将减少噪声的生成和地线上的毛刺。MAX7000S系列器件的每个I/O引脚都有一个专用的E2PROM位用来控制电压摆率，这使得设计者能够以引脚到引脚为基础指定电压摆率,原理图/HDL文本编辑,综合,FPGA/CPLD 适配,FPGA/CPLD 编程下载,FPGA/CPLD 器件和电路系统,时序与功能 门级仿真,1、功能仿真 2、时序仿真,逻辑综合器,结构综合器,1、isp方式下载 2

28、、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程,功能仿真,CPLD/FPGA的开发流程,基本设计流程,设计输入,1. 图形输入,原理图输入 ，波形图输入 ，状态图输入。 原理图输入是一种最直接的设计描述方式，它使用软件系统提供的元件库和各种符号和连线画出原理图。形成原理图输入文件。这种方式适合于较少元件的电路系统以及对各部分电路很熟悉的电路系统，或系统对时间特性要求较高的场合。这种方法直观并便于调整电路。 波形输入主要用于建立和编辑波形设计文件以及输入仿真向量和输入测试向量,2. 硬件描述语言文本输入,硬件描述语言是用文本方式描述设计，它分为普通硬件描述语言和行为描述语言。

29、 普通硬件描述语言有ABEL-HDL、CUPL等，它们支持逻辑方程、真值表、状态机等逻辑表达式。 行为描述语言是目前常用的高层硬件描述语言，有VHDL和VerilogHDL等。行为描述语言适合大系统电路。 将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入,功能仿真 是在设计输入完成后进行的逻辑功能验证，此时的仿真没有延时信息。功能仿真在选择具体器件编译之前进行，因此又称为前仿真。仿真结果将会生成报告文件和输出信号波形,综合优化 将HDL语言、原理图等设计输入翻译成与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求

30、（约束条件）优化所生成的逻辑连接，输出网表文件。综合的目的是将多个模块化设计文件合并为一个网表文件,布局布线与实现（适配） 综合的结果本质是基本逻辑单元所组成的网表，与芯片实际的配置情况还有较大差距； 布局布线 使用相应软件，根据所选芯片的型号，将综合输出的逻辑网表适配到具体FPGA/CPLD上的过程就是实现,生成下载数据文件 适配的结果会产生可供器件编程使用的数据文件。对CPLD就是生成熔丝图文件，即JEDEC文件；对FPGA就是生成位流数据文件（Bitstream Generation,时序仿真 时序仿真是在布局布线完成之后进行，因此又称为后仿真。由于不同的器件其内部延时不一样，不同的布局

31、布线方案也会产生不一样的延时，因此在完成适配后，需要对系统和各模块进行时序仿真。时序仿真相当于实际器件工作时的情况,编程下载,控制板实物图,CPLD JTAG口,CPLD EPM7128SLC,在系统编程芯片EPM7128S是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，下图是PLCC封装84端子的引脚图,一、在系统编程芯片EPM7128S的基本结构,64个I/O引脚,4个全局布线,TMS、TDI、TDO和TCK是在系统编程引脚,功能选择： 原理图编辑,ALTERA 应用软件MAX+plusII使用说明,图形编辑器,图形编辑器,确定项目名称,输入元器件,双击界面： 产生新的对

32、话框,门电路单元库 （74系列,输入元器件,IC标准单元库 （74系列,输入元器件,IC最小单元库,输入元器件,由图形输入法得到的电路原理图,原理图局部,74589,设置逻辑综合参数,设置逻辑综合参数,设置逻辑综合参数,选择要配置的器件,配置器件管脚,对电路编译,管脚配置图 EPM7128SLC,局部管脚配置图（EPM7128SLC,宏单元配置图（EPM7128SLC,宏单元配置图（EPM7128SLC,下载配置（EPM7128SLC,下载配置窗口,5.4 MAX 系列器件简介,MAX 系列器件号称是迄今为止成本最低、功耗最小、密度最高的CPLD器件。该系列采用了创新性的CPLD查找表架构，器

33、件成本仅为上一代MAX器件的一半，功耗仅为其1/10，密度、性能却分别是其四倍、两倍(参见表5.10)。以满足通用性、低密度逻辑应用为目标，它可为接口桥接、I/O扩展、器件配置和上电顺序等应用提供理想的解决方案，并且满足以往由FPGA、ASSP和标准逻辑器件主导的大量中、低密度可编程逻辑需求。下面简要介绍其先进特性,表5.10 MAX 系列器件简表,1. 成本优化的架构 传统的CPLD架构以基于宏单元的逻辑阵列块(LAB)和特定的全局布线矩阵为特征，其布线区域会随着逻辑密度的增加呈指数性增长，因而当其密度超过512个宏单元时不再具有高效的可升级性。相反，在高密度应用环境下，基于查找表(LUT)

34、的LAB和行、列布线模式具有更高的裸片尺寸/成本效率。因此，MAX 新型CPLD架构将MAX架构与LUT架构相融合，在I/O成本约束下寻求获得最大容许的逻辑容量，既降低了器件成本，又提高了其密度和性能，同时保持了CPLD的传统优势,如图5.9所示，MAX 器件主要由基于LUT的LAB阵列、非易失性Flash存储器、JTAG控制电路、多轨道互连(MultiTrack Interconnect)、I/O单元(IOE)等构成。每个 LAB 包含10个逻辑单元(LE) 能够有效地实现用户逻辑功能的最小单元；多轨道互连由连续、性能经过优化的行、列互连线构成，可在LAB之间快速地传递信号；LE之间的快速通

35、道可为加入的逻辑级提供相对于全局布线互连最小的延时，从而获得高性能和低功耗,图5.9 MAX 器件平面图,2. 低功耗、高性能 基于创新的CPLD体系结构和成本优化的0.18 m Flash工艺，MAX器件的功耗大约是MAX7000A系列CPLD的1/10，其内部性能等级是后者的两倍。除了采用新的逻辑体系结构以外，Altera改进的其他体系结构使其能够提供更小的引脚至引脚延时(可缩短至3.6 ns)和更大的I/O容量,3. 用户Flash存储器 MAX器件中Flash存储器的大部分被用作配置数据Flash存储器(CFM)，以便在上电时自动地下载、配置逻辑和I/O；其余部分则被用作用户数据Fla

36、sh存储器(UFM)。UFM是一个8Kb的用户可访问且可编程的Flash存储器块。其典型应用是存储修订版本号或序列号以及电路板上有关ASIC、ASSP、微处理器或微控制器的初始化数据，从而可省去以往需要使用的片外E2PROM或Flash器件，减少系统芯片数量和成本,UFM与JTAG电路及内核逻辑之间都有接口，用户可以灵活地采用各种方法对其进行写操作。UFM分为两个扇区(Sector)，对每个扇区可以分别独立进行擦除、读/写操作。按地址索引的数据宽度是16 bit，同时数据也以16 bit为一段逐段地读出来。若选用自动增量选项，则可再向UFM发出一个首地址令地址自动递增，从而连续访问多个单元中的

37、数据。 利用Quartus软件的Flash存储器宏功能(Megafunction)的选项，可以选择以SPI接口、并口或者可编程逻辑例化的定制接口作为与UFM的接口，并自动创建其接口逻辑,4. 实时ISP功能 MAX 器件支持实时在系统可编程(ISP)特性，允许用户烧结正在工作的器件，降低维护成本。其基础是MAX 器件将Flash配置块和可编程逻辑块相分离。该新功能支持用户快速地进行现场产品升级或远程系统升级，而无须将设备断电之后再重新进行初始化配置；此外，还允许多个设计者独立地操作、更新同一器件，而不会相互影响,使用实时ISP功能时，首先通过一个本地连接(下载电缆)或者远程(网络)连接将编程比

38、特流发送给应用系统，并通过JTAG端口将其发送给配置Flash存储器并存储起来。在此过程中，用户Flash存储器(UFM)、可编程逻辑以及I/O管脚依然保持正常运行状态而不受干扰。此后，在系统保持运行的前提下，更新的设计能够直接下载到器件中，也可以等到下一个上电循环时再加载。UFM随后可以升级新的系统管理数据(编程更改日期)。 此外，实时ISP功能还给MAX 器件带来了许多其他应用，例如：用于安全加密时可以在运行过程中更新密码；在系统正常工作的同时，测试和诊断即将使用和更新的程序,5. 多电压MultiVolt内核 MAX 架构支持MultiVolt内核，通过片内电压调整器允许器件在1.8 V

39、、2.5 V或3.3 V电源电压下工作，从而减少电源电压的种类数量，简化板级设计。 MAX器件还具有多电压I/O接口特性，允许和其他器件进行1.5 V、1.8 V、2.5 V或3.3 V逻辑级的无缝连接。EPM240和EPM570器件含有两个I/O组，EPM1270和EPM2210含有四个I/O组。每个I/O组有其自己的VCCIO管脚，可以被独立地配置成支持1.5 V、1.8 V、2.5 V或3.3 V接口，并且支持一个独立的I/O标准(参见图5.10,图5.10 MAX I/O组配置,6. JTAG翻译器 MAX 器件具有独特的JATG翻译器特性，允许通过其执行定制的JTAG指令，配置电路板

40、上不兼容JTAG协议的器件(如标准Flash存储器件)，以简化板级管理。用户可以在器件的硬件逻辑中实现JTAG状态机，也可以在可编程逻辑中实现用户指令移位寄存器和逻辑(参见图5.11)。这种实现方式允许在MAX器件正常工作时使用JTAG状态机，而不是只能在器件编程和测试时使用。JTAG翻译器的主要应用参见表5.11,图5.11 MAX 器件中实现JTAG翻译器,表5.11 MAX 器件中JTAG翻译器可实现的应用,7. MAX器件的I/O能力 MAX器件支持多种I/O标准(参见表5.12)，并且具有施密特触发器和回转速率可编程、驱动能力可编程的特性，可以提高对于高速设计至关重要的信号完整性。如

41、图5.12所示，在MAX器件的每个I/O管脚和与之相邻的逻辑单元(LE)之间，均具有支持快速的tPD和tCO性能参数的专用连线；Quartus软件可自动选用该专用连线来加速I/O性能。MAX器件的I/O特性及其优势参见表5.13,表5.12 MAX的I/O标准,图5.12 MAX的I/O单元,表5.13 MAX的I/O特性及优势,8. 强有力的设计软件 Quartus 设计软件从可免费下载的网络版开始即全面支持MAX 器件。为简化设计优化过程，Quartus 软件适配算法和MAX 器件架构保持精确的一致性，在管脚锁定时优化tPD、tCO、tSU和fMAX性能。当设计的功能改变时，该软件采用管脚

42、锁定约束和按钮式编译流程，提供了满足或超过设计性能要求的能力。利用该软件的DSE工具，能够进一步优化MAX 设计的性能达到对应的MAX 7000A设计(按钮式编译)的2.5倍,9. Altera下载电缆 Altera提供了依次分别利用并口、USB口、串口的ByteBlaster、USB Blaster、MasterBlaster三种下载电缆，均可用于MAX、MAX 3000A、MAX 7000和MAX 9000器件的在系统编程，以及FLEX 10K、APEX 、Stratix GX()、Stratix ()、Cyclone ()、Mercury、Excalibur、APEX 20K、ACEX

43、1K、FLEX 8000和FLEX 6000器件的在电路重配置及其串行配置器件(MasterBlaster除外)、增强型配置器件的编程。这些电缆均可通过MAX+plus 软件下载数据；USB Blaster还能通过Quartus 软件下载数据。其特性参见表5.14,表5.14 Altera下载电缆的特性,FPGA（Field Programmable Gates Array） CPLD（Complex Programmable Logic Device） FPGA：内部互连结构由多种长度不同的连线资 源组成，每次布线的延迟可不同，属统 计型结构。逻辑单元主体为由静态存储 器（SRAM）构成的函

44、数发生器，即查找 表。通过查找表可实现逻辑函数功能。 采用SRAM工艺,2、根据器件互连结构、逻辑单元结构分为,含查找表的逻辑单元：（FPGA,CPLD：内部互连结构由固定长度的连线资 源组成，布线的延迟确定，属确定型结构。逻 辑单元主要由“与或阵列”构成。该结构来自于 典型的PAL、GAL器件的结构。采用EEPROM工艺。 任意一个组合逻辑都可以用“与或”表达 式来描述，所以该“与或阵列”结构能实现大 量的组合逻辑功能,CPLD的逻辑单元,简单的“与或”阵列：（PAL、GAL、CPLD,CPLD和FPGA的主要区别,1）结构上的不同 2）集成度的不同 CPLD：500 - 50000门； F

45、PGA：1K 100 M 门 3）应用范围的不同 CPLD逻辑能力强而寄存器少（1K左右）， 适用于控制密集型系统；FPGA逻辑能力较弱但 寄存器多（100多K），适于数据密集型系统。 4）使用方法的不同,一次性编程：PROM、PAL 重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千次； SRAM结构：上万次,3、从可编程特性分为,4、从编程元件分为,熔丝型开关； 可编程低阻电路元件； EPROM； EEPROM； SRAM,2.2 Altera 可编程逻辑器件,PLD（FPGA、CLPD）种类繁多，特点各异。共同之处包括三大部分： a. 一个二维的逻辑块阵列，构成了PLD器 件的逻辑

46、核心。 b. 输入/输出块。 c. 连接逻辑块的互连资源，用于逻辑块 之间、逻辑块与输入/输出块之间的连 接,PLD结构图,输入/输出块,互连资源,逻辑块(逻辑阵列,CPLD与FPGA的主要区别在于逻辑块（逻辑 单元）的构成不同,CPLD的 基本逻 辑单元 如： EPM7128,FPGA的 基本逻 辑单元 如： EPF10K10 含576个 逻辑单元,第五节 高密度可编程逻辑器件HDPLD原理及应用,HDPLD（High Density Programmable Logic Device）在单片芯片内可以集成成千上万个等效门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能,HDPLD

47、器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD器件,一、在系统编程芯片EPM7128S的基本结构,利用CPLD/FPGA设计数字系统，缩短研制周期，降低设计费用和投资风险（可以反复编程），特别适合于新产品的研制和小批量的生产,1.编程器件,CPLD/FPGA，现已成为设计和实现数字系统的重要方式,即“片上系统”（SOC: SYSTEM ON A CHIP ） 或“片上可编程系统” （SOPC SYSTEM ON A PROGAMMABLE CHIP,利用一片CPLD/FPGA，甚至可以实现一个较大规模的、高性能的数字系统,减小数字设备的体积、重量和功耗，提高了系统的可靠性,原理图 （或VHDL文本编辑,综合,FPGA/CPLD 编程下载,FPGA/CPLD 器件和电路系统,时序与功能 仿真,修改,FPGA/CPLD 适配,逻辑综合器,逻辑综合器,2.CPLD FPGA设计流程,开发工具MAX+PLUS,计算机打印口,下在电缆,CPLD/FPGA适配板 或含CPLD/FPGA数字系统板,3.下载芯片（编程,4.部分适配板（含芯片）介绍,CPLD：EPM72