eda技术与实践综合设计报告

北华航天工业学院综合实践总结报告综合实践名称EDA技术与实践年历日历设计综合实践地点、时间教十EDA实验室201420152学期第1317周专业班级13251姓名李露陈泽东李泽宙学号201310194201310167201310193指导教师姓名薛瑞完成时间2015年6月20日一、综合实践目的1通过编写VHDL程序，结合硬件电路设计，实现年月日的计时功能。同时将计时结果通过8个七段数码管显示，并可通过两个按键，对计数时钟的有关参数进行调整。2学会使用QUARTUS软件下载调试程序，用调试程序将学习板调试成功。锻炼学生的动手能力以及提高学生的综合专业素质。二、综合实践理论基础和核心内容根据系统的设计要求，计时电路可分为计日电路，计月电路，计年电路等三个子模块，这三个子模块必须都具有预置，计数和进位功能，设计思想如下（1计日电路将计时电路产生的进位脉冲信号作为计日电路的计数时钟信号，通过系统辨认，确定本月总天数X（包括28，29，30，31四种情况），待计数至X1瞬间，进位，计月电路加1，而计日电路返回1重新开始计数。（2计月电路将计日电路产生的进位脉冲信号作为计月电路的计时时钟信号，待计时至12瞬间，进位，计年电路加1，而计月电路返回1重新开始计数。（3计年电路将计月电路产生的进位脉冲信号作为时钟计年电路的计数时钟信号，待计数至100瞬间，计年电路返回0重新开始计数。（4对于系统中的时间调整电路，拟通过模式和调整两个外部按件完成。模式键负责切换正常时间计数模式和时间调整模式，调整键负责在时间调整模式之下，对当前模式的计数结果进行调整。三、综合实践具体内容和记录（图、表或程序等）1TIAN程序（李露）LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYTIANISPORTCLK,A,BINSTD_LOGICT1OUTSTD_LOGIC_VECTOR3DOWNTO0T2OUTSTD_LOGIC_VECTOR7DOWNTO4COUTOUTSTD_LOGICENDTIANARCHITECTUREONEOFTIANISSIGNALQ1STD_LOGIC_VECTOR3DOWNTO0SIGNALQ2STD_LOGIC_VECTOR7DOWNTO4SIGNALABSTD_LOGIC_VECTOR1DOWNTO0BEGINPROCESSCLK,A,BBEGINIFCLKEVENTANDCLK1THENQ1当AB00时，YUE输出31天IFQ23ANDQ11THENQ2当AB01时，YUE输出30天IFQ23ANDQ10THENQ2当AB10时，YUE输出28天IFQ22ANDQ18THENQ2当AB11时，YUE输出29天IFQ22ANDQ19THENQ2NULLENDCASEENDIFENDPROCESST10Q2AIFRUN1THENAAAAAAAAAAANULLENDCASEY10如果Q19,Q1清零，Q2加1Q20如果Q33则Q3清零RUN1否则RUN0RUN“0111“THENCOUNTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTTLTLTLTLTLNULLENDCASEENDPROCESSEND仿真7D7程序七段数码管（陈泽东）LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYD7ISPORTD0INSTD_LOGIC_VECTOR3DOWNTO0COUTSTD_LOGIC_VECTOR6DOWNTO0ENDARCHITECTUREARC_D7OFD7ISSIGNALDINSTD_LOGIC_VECTOR3DOWNTO0SIGNALDOUTSTD_LOGIC_VECTOR6DOWNTO0BEGINDINDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTA,BB,U1日计数器元件例化CLKCLK_CD,T1DAY1,T2DAY2,COUTCOUT_TDU2YUEPORTMAPCLKCLK_CM,U2月计数器元件例化RUNTEMP,COUTCOUT_TM,AA,BB,Y1MON1,Y2MON2U3NIANPORTMAPCLKCLK_CY1,U3年低位计数器元件例化N1YEAR1,N2YEAR2,RUNTEMP,COUTCOUT_TYU4NIAN2PORTMAPCLKCLK_CY2,U4年高位计数器元件例化N3YEAR3,N4YEAR4U5TIAOPORTMAPK1K1_OUT,U5校对模块元件例化K2K2_OUT,CLKCLK_1,TICOUT_TD,YICOUT_TM,NICOUT_TY,TLCLK_CD,YOCLK_CM,NOCLK_CY1,NO1CLK_CY2,L1L1,L2L2,L3L3,L4L4U6FENPINPORTMAPCLKCLK,U6分频模块元件例化CLK_OUT1CLK_1,CLK_OUT2CLK_2,CLK_OUT3CLK_3U7D7PORTMAPD0D0_DAOUT,U7译码器模块元件例化CC_OUTU8SELTIMEPORTMAPCLK1CLK_2,U8扫描模块元件例化T1DAY1,T2DAY2,Y1MON1,Y2MON2,N1YEAR1,N2YEAR2,N3YEAR3,N4YEAR4,DAOUTD0_DAOUT,DPDP,SELSEL,SSU9DEPORTMAPCLKCLK_3,U9减震模块元件例化KEYK1,DLY_OUTK1_OUTU10DEPORTMAPCLKCLK_3,U10减震模块元件例化KEYK2,DLY_OUTK2_OUTENDONE；11原理图VCCLKINPUTVCK1INPUTVCK2INPUTC60OUTPUTL1OUTPUTL2OUTPUTL3OUTPUTL4OUTPUTSEL30OUTPUTS30OUTPUTDPOUTPUTD030C60D7INSTCLKKEYDLY_OUTDEINST1CLKCLK_OUT1CLK_OUT2CLK_OUT3FENPININST2CLKN130N230RUNCOUTNIANINST3CLKN330N430NIAN2INST4CLK1T130T230Y130Y230N130N230N330N430DAOUT30DPS30SEL30SELTIMEINST5CLKABT130T274COUTTIANINST6K1K2CLKTIYINITLYONONO1L1L2L3L4TIAOINST7CLKRUNY130Y274ABCOUTYUEINST8CLKKEYDLY_OUTDEINST9仿真12引脚锁定13各引脚名称对应关系表PORTA信号FPGA管脚对应引脚CLKV10CLKPIN_5D0APIN_E2C6PIN_6D0BPIN_F3C5PIN_7D0CPIN_G2C4PIN_8D0DPIN_H2C3PIN_9D0EPIN_K2C2PIN_10D0FPIN_L3C1PIN_11D0GPIN_K5C0PIN_12D0DPPIN_M3DP按键PB1PIN_N9K1按键PB2PIN_R8K2PIN_36A15PIN_B3S3PIN_35A14PIN_M1S2PIN_34A13PIN_P1S1PIN_33A12PIN_P2S0PIN_7LED0PIN_V5L1PIN_10LED1PIN_U6L2PIN_9LED2PIN_V6L3PIN_12LED3PIN_U7L4PIN_24A3PIN_C1SEL3PIN_23A2PIN_C2SEL2PIN_22A1PIN_B2SEL1PIN_21A0PIN_C3SEL0四、综合实践总结及分析1用VHDL进行设计，首先应该理解，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的的单元入手，逐渐构成庞大的复杂系统，通过此次程序编程方便又快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证。2在这次实训中我们收获很大。我们对EDA有了更深的理解，以前很多不知道的东西，实训中一大部分的问题都得到了解决。通过这次实训，我们不仅在知识上得到了很大程度的提高，而且还让我意识