2010电子设计竞赛培训(第二部分)FPGA.ppt

Telmail:hebin，版权所有，禁止非法商业行为，实现设计输入-随着设计内容、EDA技术的发展，设计输入多采用混合设计。 其中包括：1)通过HDL语言的设计输入；2 )基于IP核心的设计输入；3 )基于电路图的设计输入；4 )基于网络列表的设计输入方法。 下面，通过具体的设计事例，对这些设计输入方法进行说明。 ISE设计过程介绍-设计过程介绍，基于VHDL语言的ISE设计过程-设计内容，该设计案例完成了基本组合逻辑电路的设计，设计内容包括：1)建立工序；2 )生成新文件和添加代码；3 )查看设计的综合和综合结果；4 ) 设计模拟5 )添加用户约束并实现设计6 )查看布局布线结果7 )设计为FPGA芯片8 )生成PROM文件并下载到PROM，基于VHDL语言的ISE设计过程-创建新项目，1)HDL:顶层设计为HDL语言Schematic:顶级设计通过电路图实现，3)EDIF:顶级设计通过电子设计交换格式(网表)实现。 4)NGC/NGD:顶级设计采用NGC/NGD网表实现。Next、基于VHDL语言的ISE设计过程在DeviceProperties接口中选择适当的：1)产品类别(productcategory)2)芯片家族(Family)3)具体芯片模型(Device)4)封装类型“速度信息”(speed)6“综合工具”(SynthesisTool)7“模拟器”(Simulator)8“首选语言”(PreferredLanguage )。 左图是参数的具体设定，可以在此新建文件，也可以在工程属性完成后在工程内新建项目。 我们还可以创建新的项目，基于Next、VHDL语言的ISE设计流程。 可以在此添加项目文件，也可以在工程完成后添加。 Next，基于VHDL语言的ISE设计过程-您也可以创建新项目。 提供整个项目的大致属性Finish，基于VHDL语言的ISE设计过程-创建新项目，完成后，在Sources窗口中显示项目文件夹和项目提示。 在、视窗中按一下滑鼠右键，即可建立新档案、新增已经建立的档案、新增档案，并将档案复制到专案资料夹中。 基于VHDL语言的ISE设计过程-创建新项目并根据该文件的实体名称、新文件的类型和类型具有不同的功能和含义。 基于VHDL语言的ISE设计过程-创建新项目，添加端口名称、端口类型和位数、基于Next和VHDL语言的ISE设计过程-实体端口，并概述此文件，以及基于Finish和VHDL语言的ISE设计过程-实体基于VHDL语言的ISE设计过程-添加实体端口，双击gate文件，自动生成、实体结构，结构框架只需加入逻辑语句即可，基于VHDL语言的ISE设计过程-自动生成文件结构框架。 基于VHDL语言的ISE设计过程添加代码和注释、基于VHDL语言的ISE设计过程、基于VHDL语言的ISE设计过程设计综合、行为级综合可以自动将系统从行为级描述整合到寄存器传输级描述中。 行为等级综合输入为系统的行为等级描述，输出寄存器传输等级描述的数据路径。 行为水平集成工具允许设计者从接近系统概念模型的角度设计系统。 同时，行为水平综合工具使设计者能够轻松优化最终设计电路的面积、性能、功耗和可测性。 整合行动水平所需的任务广义上可以分为分配、调度和结束。基于VHDL语言的ISE设计过程-设计集成，Xilinx集成工具在设计集成过程中主要采取以下三个步骤：1)执行语法检查过程，检查设计文档的语法是否正确2 )编译过程，翻译和优化HDL代码， 将其转换为综合工具可识别的部件序列3 )将可识别的要素序列转换为可识别的目标技术的基本要素的映射过程VHDL语言的ISE设计过程综合ISE的主接口的处理子窗口中的synthesis的工具是1 ) 查看综合报告(viewsynhesisreport )2)查看RTL电路图(ViewRTLschematic)3)查看技术电路图(ViewTechnologySchematic)4)检查语法(CheckSyntax)5)综合后模拟基于VHDL语言的ISE设计过程-设计综合(查看综合报告)，双击鼠标查看报告，显示资源使用情况的tableofcontents1) synthesisooptionssummary2) HDL compilation3) desgnhiierarchyanalyis4) HDL analysis5) HDL synthesis6) advandhdlynthesis7)低级同步8 )分区报告9 ) final报告9.1 ) deviceutilizationsummary9.2) partitionresourcesummary9.3)基于timing report VHDL语言的ISE设计过程设计综合(查看RTL电路图符号)，双击以打开RTL编辑器基于VHDL语言的ISE设计过程-设计综合(查看RTL电路图符号)、LUT，查看完后关闭电路图编辑接口，基于VHDL语言的ISE设计过程-设计综合(查看技术电路图符号)、双击打开RTL编辑器，双击此区域基于VHDL语言的ISE设计过程设计综合(见技术电路图符号)、 LUT的表示，双击打开LUT，基于VHDL语言的ISE设计过程设计综合(查看技术电路图符号)，基于内部逻辑符号描述VHDL语言的ISE设计过程设计综合(查看技术电路图符号)，内部逻辑真理表述， 基于VHDL语言的ISE设计过程-设计综合(见技术电路图符号)、内部逻辑的卡诺图描述、基于VHDL语言的ISE设计过程-仿真设计、测试平台以行为级描述为主，不采用寄存器传输级描述形式。 测试向量的产生包括：1)波形文件和2)HDL语言描述，基于VHDL语言的ISE设计过程-添加波形模拟文件，选择要模拟的VHDL文件，然后选择、Next和基于VHDL语言的ISE设计过程-波形模拟文件给出该波形文件的相关属性，添加了基于Finish、VHDL语言的ISE设计过程-波形模拟文件，波形设置界面：此处显示的主要是钟表侧设置。 基于VHDL语言的ISE设计过程-添加波形模拟文件，图示该项目的设置方式，波形文件长度的设置，Finish， 基于VHDL语言的ISE设计过程-添加波形模拟文件、基于VHDL语言的ISE设计过程-添加波形模拟文件并切换到行为模拟。 基于VHDL语言的ISE设计过程-添加波形模拟文件基于VHDL语言的ISE设计过程-波形模拟文件、基于VHDL语言的ISE设计过程-波形模拟文件、基于VHDL语言的ISE设计过程-设计实现、 在ISE中的实现(Implement )过程的目的是，将综合输出的逻辑网表翻译成所选择的设备所基础的模块和硬件原语，将设计映射到设备结构，进行布局布线，在所选择的设备中实现设计。 基于VHDL语言的ISE设计过程设计实现、实现过程主要分为三个步骤：从翻译(Translate )逻辑网表、映射(Map )到设备单元和布局路由(PlaceRoute )。 1 )翻译的主要作用是将综合输出的逻辑网表翻译成Xilinx特定设备的基础结构和硬件原语。 2 )映射的主要职责是将设计映射到具体模型的设备。 3 )布局布线的主要作用是调用Xilinx布局布线器，根据用户约束和物理约束实际布局设计模块，根据设计连接对布局模块进行布线，生成PLD配置文件。、基于VHDL语言的ISE设计过程-管脚约束文件(.UCF文件)、基于VHDL语言的ISE设计过程-约束管脚，选择顶级文件，然后在处理窗口中双击、进行对应于管脚的约束，保存并关闭。 基于VHDL语言的ISE设计过程-基于VHDL语言的ISE设计过程-基于VHDL语言的ISE设计过程-基于VHDL语言的ISE设计过程-查看布局布线结果并展开ImplementDesign展开PlaceRoute鼠标view/双击editroutedsesign(fpga编辑器)选项打开布局布线基于VHDL语言的ISE设计过程-查看布局布线的结果，查看基于VHDL语言的ISE设计过程-查看布局布线的结果。 基于VHDL语言的ISE设计过程-基于VHDL语言的ISE设计过程-基于布局布线的结果-实现工程并生成比特流文件， 基于VHDL语言的ISE设计过程-位文件下载基于VHDL语言的ISE设计过程-下载bit文件，弹出窗口将bit文件放置在芯片上，选择gate.bit，单击Open，然后单击、 使用VHDL语言的ISE设计过程-下载bit文件，采用默认设置，单击ok，使用VHDL语言的ISE设计过程-下载bit文件， 使用VHDL语言的ISE设计过程- -下载bit文件，使用VHDL语言的ISE设计过程- -生成prom文件，双击此处以生成generatetargetprom/ace文件，使用VHDL语言的ISE设计过程-Prom文件出现下一个接口，单击“确定”，使用VHDL语言生成作为ISE设计过程的PROM文件，出现此接口后，单击“下一步”按钮，使用VHDL语言生成作为ISE设计过程的PROM文件，并使用要生成的PROM的名称要使用Xilinx PROM，单击“下一步”按钮，并使用使用VHDL语言生成PROM文件(ISE设计过程)串行prom，请单击“下一步”按钮、“使用VHDL语言生成ISE设计过程-Prom文件”下拉菜单“添加”按钮、“下一步”按钮、“使用VHDL语言生成ISE设计进程-Prom文件、“完成”按钮使用VHDL语言生成ISE设计进程-Prom文件、确定按钮，使用VHDL语言生成ISE设计进程-prom文件选择生成的Gate.bit流文件，然后单击“打开”按钮，使用VHDL语言生成ISE设计过程-Prom文件，否按钮， 按一下以使用VHDL语言产生prom档案(ISE设计程序)，使用VHDL语言产生prom档案(ISE设计程序)，按一下此选项以使用VHDL语言产生prom档案(ISE设计程序)。 生成的. mcs文件位于设计项目目录中，退出此窗口，重新启动prom文件的写入Impact编写器(使用VHDL语言进行ISE设计过程)，在上一步中找到mcs文件，并将其嵌入到prom中。 基于VHDL语言的ISE设计过程PROM文件的增量，基于IP核心的ISE设计过程IP核心概念的介绍，IP (智能属性)核心是具有知识产权核心的集成电路核心的总称，具有重复验证的特定功能的宏到了SOC阶段，IP核心设计成为ASIC电路设计公司和FPGA提供商的重要任务，也体现了其实力。 在FPGA开发软件中，提供的IP核心越丰富，用户的设计就越方便，市场占有率也就越高。 现在，IP核心已经成为系统设计的基本单元，作为独立设计的成果交换、转让、销售。 根据提供IP核心的方案，IP核心概念介绍(即基于IP核心的ISE设计过程)通常可分为软核心、硬核心和硬核心三类。 从完成IP核心的成本、硬核心成本最高的使用灵活性来看，软核心的可再利用性最高。 IP核心概念介绍(软核心)，其为基于IP核心的ISE设计过程，软核心在EDA设计领域中统一指代先前的寄存器传输级(RTL )模型，具体而言，在FPGA设计中，指代电路的硬件语言描述，例如逻辑描述、网络列表、帮助文档等。 软核经过功能仿真，经过综合布线和布局布线才能使用。其优点是灵活性强、可移植性强以及允许用户自我定位的缺点是模块可预测性差，后续设计可能会出错，并且存在一定的设计风险。 软核是IP核应用最广泛的形式。 IP核心概念介绍(核心)是基于IP核心的ISE设计过程，核心指的是在EDA设计领域具有平坦规划信息的网络列表，具体而言，在FPGA设计中，可以将其视为具有布局规划的软核心，并且可以以与RTL代码相对应的具体过程网表的混合格式将RTL描述结合具体的标准单元库进行综合优化设计，形成门级网表，可用于布局布线工具。 与软核相比，硬核设计的灵活性稍差，但可靠性有很大提高。 目前，固核也是IP核的主流形式之一。 此外，IP核心概念介绍(硬核心)是基于IP核心的ISE设计过程，硬核心指的是EDA设计领域中已验证的设计图，具体而言，FPGA设计中的布局和过程是固定的，设计者无法修改前端和后端已验证的设计。 不能修正的原因有2个：1)首先系统设计要求各模块的时序要求严格，不允许打乱现有的物理布局2 )其次是保护知识产权的要求，不允许设计者对其进行变更。 由于难以修改和重复使用IP硬核的特征，因此只能用于特定应用程序，使用范围很小。 同时，根据作为基于IP核心的ISE设计过程的IP核心概念，最常见的是IP核心制造商从RTL级别人工优化IP。 EDA的设计用户可以使用(1)IP模块的RTL代码(2)布线未布局的网络表级IP核心(3)布局布线后的网格级IP核心。 基于IP核心的ISE设计过程-设计内容，本设计案例完成了