交叉存储器设计

计算机组成原理课程设计多体交叉存储器一、设计目的（1）深入了解提高计算机系统效率的一种有效方式并行性；（2）研究交叉存储器的设计原理和实现方式，采用并行性的设计思想，设计一个简易的采用低位交叉编址的并行结构存储器；（3）复习和回顾译码电路设计、地址、数据和控制电路设计的相关知识；展开研究性教学，拓展大家知识面，提高分析问题解决问题的能力；（4）培养大家独立思考和创新研究的能力，积极营造自主创新的良好氛围；二、设计内容本次研究性设计要求为：设计一个容量为64KB的采用低位交叉编址的8体并行结构存储器。画出CPU和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六进制数表示）。三、设计要求（1）参考教材中关于交叉存储器的原理，给出系统设计方案，包括译码芯片的选择、各个芯片的工作时序设计；（2）注意片选信号的产生电路设计、地址锁存电路设计、数据信号线的电路设计、控制信号线的设计、交叉存储的实现；（3）要了解交叉存储器并行工作原理、各个存储器提的启动信号和地址、数据、片选信号的关系、如何实现1/8存储器周期就能够读取一次数据。四、设计方案（1）总线和控制信号确定设CPU共有16根地址线，8根数据线，并用作为访问存储器或I/O的控制信号（高电平为访存，低电平为访I/O），（低电平有效）为写命令，（低电平有效）为读命令。要求：设计一个容量为64KB的采用低位交叉编址的8体并行结构存储器。画出CPU和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。G1 /Y7/G2A /Y6/G2B /Y5 /Y4 /Y3C /Y2B /Y1A /Y0所需存储器芯片和138译码器如下图所示：AiA0RAM DnD0 RAM存储器芯片 74LS138译码器（2）设计分析要设计一个容量为64KB、采用低位交叉编址的8体并行结构存储器，则每个存储体容量应为64KB/8 = 8KB，所以，应选择8KB（213B）的RAM芯片，需要芯片8块、地址线13根（A12-A0）、数据线8根（D7-D0），其中在片选信号的产生时需要用到74LS138译码器。（3）设计实现 8片8K8RAM芯片对应的二进制编码第0片：0000、0008、0010、FFF8H，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 1 1 1 1 1 1 1 1 1 1 1 0 0 0第1片：0001、0009、0011、FFF9H，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1第2片：0002、000A、0012、FFFAH，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0第3片：0003、000B、0013、FFFBH，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1第4片：0004、000C、0014、FFFCH，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0第5片：0005、000D、0015、FFFDH，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1第6片：0006、000E、0016、FFFEH，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0第7片：0007、000F、0017、FFFFH，即：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 地址线和片选信号的分配和连接A15A3分别接到8K8位RAM芯片的地址线；A2A1A0分别连到74LS138译码器的C、B、A端；74LS138译码器输出端分别接在8块RAM芯片的/CE端；8块RAM芯片的D7D0端通过数据线分别和CPU的D7D0相接；8块RAM芯片的/OE端分别接在CPU的/RD线、/WE分别和/WR相连接；译码器的G1接到使能端+5V电源处；控制信号（高电平为访存，低电平为访I/O）通过非门连接到译码器的/G2A和/G2B的使能端； 最终CPU和存储器芯片连接图如下图所示：CPU和存储器芯片连接图五、设计总结交叉存储器是在基本存储器基础上产生的、具有并行运算和实现高速存储的一种广泛应用的存储器，本次课程设计实验在课本知识的基础上做了相应的延生，使得加深了对存储器部分的知识掌握，而且对存储器其他相应知识做了必要的复习和强化，从而更好的将课本所学知识和实际动手能力相结合，达到了学以致用的效果。在学习存储器这部分的时候，主要学习了主存储器、高速缓冲存储器和辅助存储器，而主存储器和高速缓冲存储器是重点，在存储器和CPU连接部分是将整个所学知识通过具体的电路和线路连起来实现具体功能。在所学基础上，对于不同容量芯片的选择、地址线的连接确定、数据线的连接确定等需要按照实际情况而定，而其中的接线方式中有时候又会涉及到子扩展和位扩展，相应的调整接线的连接，因此，学好基础知识是十分关键而且必要的。在上学期学过模拟电子技术和数字电子技术的基础上，本次课程设计中采用的74LS138译码器是整个设计的关键，其片选信号通过逻辑电路的产生这方面需要很强的课程基础，需要了解其工作原理。与之相对应，通过74LS138译码器，所需RAM芯片接在不同的非门输出端表示不同的存储范围，这样使得CPU按照不同的指令访问存储器，这次设计正是实现了提高计算机系统效率的一种有效方式并行性，这样的设计可以极大地提高计算机的存取效率，也表明了在计算机硬件方面不断追求高效和实效的存储模式。通过这次课程设计，加深了对存储器章节的知识的掌握，而且在此技术上，对于先前模拟电子技术和数字电子技术相关的知识有了更加全面和深刻的理