基于Verilog语言的8位数字密码锁设计

本科学生学年论文 2011 年 5 月 28 日 题目 8 位数字密码锁设计位数字密码锁设计 学 院 电子工程学院 年 级 2011 级 专 业 电子科学与技术 光电子 姓 名 李思远 学 号 指导教师 林连东 8 位数字密码锁设计位数字密码锁设计 11 摘要摘要 本文简述了 VHDL 语言的功能及其特点 并以 8 位串行数字锁设 计为例 介绍了在 QUARTUS II 6 0 开发软件下 利用 VHDL 硬件描 述语言设计数字逻辑电路的过程和方法 关键词关键词 VHDL 语言 数字锁 QUARTUS II 6 0 硬件描述语言 数字 逻辑电路 Abstract This paper describes the function and characteristics of VHDL language and eight serial number lock design as an example this paper introduces QUARTUS II 6 0 software development in of VHDL hardware design of digital logic circuit process and method KeywordsKeywords VHDL language QUARTUS II 6 0 hardware description language digital logic circuit 8 位数字密码锁设计位数字密码锁设计 12 目 录 摘 要 2 Abstract 2 第一章 前言 4 第 2 章 密码锁系统的设计 4 2 1 设计要求 4 2 2 设计分析 5 第 3 章 软件设计 6 第 4 章 软件仿真及验证 10 总 结 12 参考文献 13 致 谢 14 8 位数字密码锁设计位数字密码锁设计 13 第一章第一章 前言前言 电子密码锁系统主要由电子锁体 电子密匙等部分组成 一把 电子密匙里能存放多组开锁密码 用户在使用过程中能够随时修改 开锁密码 更新或配制钥匙里开锁密码 一把电子锁可配制多把钥 匙 语音方面的广泛应用 使得具有语音播放的电子密码锁使用起 来更加方便 语音密码锁的体积小 保密性能好 使用方便 是用 在保险箱 电话或是房门上不可少的部分 数字集成技术和电子设计自动化 E1ectronic Design Automation EDA 技术的发展迅速 数字系统设计的理论和方法也 在相应地变化和发展着 应用可编程逻辑器件 Programmable Logic Device PLD 实现数字系统的设计 是目前利用 EDA 技术设计数字 系统的潮流 利用基于 EDA 技术的设计方法 设计者只需对系统功 能进行描述 就可在 EDA 工具的帮助下完成系统设计 这种设计方 法以数字系统设计软件为工具 将测试码或测试序列测试验证后 将系统实现在 PLD 芯片或专业集成电路上 这样最大程度地缩短了 设计和开发时间 降低了成本 提高了系统的可靠性 本文详细介 绍了基于 EDA 技术数字密码锁的设计过程 第二章密码锁系统的设计第二章密码锁系统的设计 2 12 1 设计要求 设计要求 数字密码锁的密码为 8 位十进制数字 密码可以设置和修改 开锁时间定为 30 秒 可用七段显示器显示开锁倒计时时间值 开锁 计时时间 30 秒到 锁没开则用蜂鸣器报警 开锁时允许修改输入错 8 位数字密码锁设计位数字密码锁设计 14 误的密码数字 具体要求如下 1 分析功能要求 设计系统构成模块 画出方框图 2 编写模块的 Verilog HDL 语言的设计程序 3 在 Quartus II 软件或其他 EDA 软件上完成设计和仿真 4 根据实验装置上的 CPLD FPGA 芯片 在是配时选择相应的 芯片 将设计生成配置文件或 JEDEC 文件 然后将配置文件或 JEDEC 文件下载到实验装置上运行 操作实验装置上设定设定的功 能开关 验证设计功能 2 22 2 设计分析设计分析 此系统可以分为密码输入删除控制模块 寄存模块 比较并延 时模块 扫描显示模块几部分 数字密码锁系统框图如图所示 密码输入与删除控制模块设计考虑 1 编码器 对数据开关 K1 K10 的电平信号 分别代表数字 1 9 采用热码方式编码 2 设置与删除密码操作及显示按设计要求处理 3 信号设置 Set 密码确认信号 当 8 位密码输入完成 按 set 键则密 送锁存器锁存 比较模块得数据 A 密码显示电路清零 Back 数字删除按键 每按一次删除最后输入的数字 Lock 密码锁状态显示信号 lock 0 LED 灯灭 表示锁未 开 lock 1 LED 灯亮 表示锁已开 8 位数字密码锁设计位数字密码锁设计 15 Close 关锁信号 当密码送寄存器锁存后 按下 close 则密码锁 lock 0 锁被锁上 Check 密码检验信号 在 lock 0 状态下 从数据开关输 8 位开锁密码后按下 check 则开锁密码送寄存模块锁存为 B 如果 A B 则 D 触发器置 1 锁被打开 否则 lock 保持为 0 万能密码 可以预设一个 8 位十进制数 如 数字密码锁系统框图 1 LOCK Close Sd Set Check Back K1 k2 k10 第三章软件设计第三章软件设计 按设计要求 下面给出 Verilog HDL 语言编写的数字密码锁参 考程序 signal define 开锁延时 A B 比较模块 1D C1 A B 寄存模块 密码输入 删除 控制模块 扫描显示模 块 8 位数字密码锁设计位数字密码锁设计 16 n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 data swiching signal 数据转换信号 back delete signal 回删 cheak verify code signal set code ok close turn off lock lock state display warn warning signal count counter signal a1 a2 a3 a4 a5 a6 a7 a8 coding output display module lockcode n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 back cheak set close lock warn a1 a2 a3 a4 a5 a6 a7 a8 m1 m2 m3 m4 m5 m6 m7 m8 a b c d e f g clk parameter N 10 input n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 input back cheak set close clk output lock warn a b c d e f g m1 m2 m3 m4 m5 m6 m7 m8 reg lock warn a b c d e f g m1 m2 m3 m4 m5 m6 m7 m8 output 3 0 a1 a2 a3 a4 a5 a6 a7 a8 reg 3 0 a1 a2 a3 a4 a5 a6 a7 a8 temp count reg 2 0 flag cnt reg 31 0 code always posedge clk begin 密码输入显示控制 if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b begin case n9 n8 n7 n6 n5 n4 n3 n2 n1 n0 10 b temp 4 d0 10 b temp 4 d1 10 b temp 4 d2 10 b temp 4 d3 10 b temp 4 d4 10 b temp 4 d5 10 b temp 4 d6 10 b temp 4 d7 10 b temp 4 d8 10 b temp 4 d9 endcase a8 a7 a7 a6 a6 a5 a5 a4 输入密码时逐位左移 a4 a3 a3 a2 a2 a1 a1 temp 临时 end else if back 密码删除控制 begin 8 位数字密码锁设计位数字密码锁设计 17 a1 a2 a2 a3 a3 a4 a4 a5 右移 a5 a6 a6 a7 a7 a8 a8 4 b0 end end always posedge clk begin m1 m2 m3 m4 m5 m6 m7 m8 8 b0 产生 8 位片选信号 flag flag 1 case flag 0 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m1 1 end 1 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m2 1 end 2 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m3 1 end 3 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m4 1 end 4 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m5 1 end 5 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m6 1 end 6 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m7 1 end 7 begin if n0 n1 n2 n3 n4 n5 n6 n7 n8 n9 10 b m8 1 end default flag 0 endcase case temp 七段显示 4 d0 a b c d e f g 7 b 4 d1 a b c d e f g 7 b 4 d2 a b c d e f g 7 b 4 d3 a b c d e f g 7 b 4 d4 a b c d e f g 7 b 4 d5 a b c d e f g 7 b 8 位数字密码锁设计位数字密码锁设计 18 4 d6 a b c d e f g 7 b 4 d7 a b c d e f g 7 b 4 d8 a b c d e f g 7 b 4 d9 a b c d e f g 7 b default a b c d e f g 7 b endcase end always posedge clk begin if cheak begin count count 1 倒计时控制 给信号赋值 if count 1 begin 开锁时密码检验 if code a8 a7 a6 a5 a4 a3 a2 a1 begin lock 1 warn 0 end else if a8 a7 a6 a5 a4 a3 a2 a1 32 b begin lock 1 warn 0 万能密码设置 end else begin lock 0 warn 1 密码输错则报警 end end end else if close begin lock 0 warn 0 count 16 复位上锁 end End always posedge clk 原始密码设置 begin if set code a8 a7 a6 a5 a4 a3 a2 a1 end 8 位数字密码锁设计位数字密码锁设计 19 endmodule 第四章软件仿真及验证第四章软件仿真及验证 编译报告 功能仿真效果图 1 说明 n0 n1 对应的为按键 K1 K2 最开始当我们输入密码后按 下 set 键 密码送锁存器锁存 当再次输入密码后按下 check 键 系 统进入倒计时 30 秒后开锁 即 lock 1 应为实验条件所限 在这我们用 15 个 clk 脉冲模拟 30 秒的倒 8 位数字密码锁设计位数字密码锁设计 110 计时 Count 为内部寄存器 保存倒计时变化的值 功能仿真效果图 2 说明 在 1 即开锁状态下 按下 close 键锁关闭 lock 0 然后再次 输入密码并按 check 键 延时 30 秒 15 个脉冲 锁又被打开 lock 1 8 位数字密码锁设计位数字密码锁设计 111 课程设计心得体会课程设计心得体会 通过这一课程设计使我们将课堂上的理论知识有了进步的了解 并增强了对 EDA 这门课程的兴趣 了解了更多的分析调试和解决问 题的能力 但同时也暴露出我在知识上掌握不足等缺点 其次在此 次设计过程中由于我们频繁的使用一电子设计软件 因此使我熟悉 了软件的使用 同时在电脑的电子设计有了进一步提高 在设计过程中遇到了一些问题 使得我得和同学一起配合 查 找相关资料 从而增长知识的同时增强解决问题和动手的能力 这 一课程设计 使我向更高的精神和知识层次迈向一大步 在以后的学习生活中 我会努力学习 培养自己独立思考的能 力 积极参加多种设计活动 培养自己的综合能力 从而使得自己 成为一个有综合能力的人才而更加适应社会 8 位数字密码锁设计位数字密码锁设计 112 参考文献参考文献 1 黄乡生 EDA 技术与应用 研究性实践教学指导书 微计算机 信息 2009 03 2 王金明 数字系统设计与 Verilog HDL EDA 工具应用丛书 电子 工业出版社 2009 1 8 位数字密码锁设计位数字密码锁设计 113 致 谢 本论文花