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现代微型计算机接口技术复习资料第1章 微处理器及其信号总线 总线是一组公共的信号传输线，用于连接计算机各个部件。 位于芯片内部的总线称为内部总线。 连接微处理器与存储器、输入输出接口，用以构成完整的微型计算机的总线称为系统总线（有时也称为外部总线）。 微型计算机的系统总线分为数据总线、地址总线和控制总线三组。 数据总线：用于传送数据信息，数据总线是双向总线。 地址总线：用于发送内存地址和I/O接口的地址。 控制总线：传送各种控制信号和状态信号，使微型计算机各部件协调工作。 微型计算机采用标准总线结构，提高了微机系统的通用性和可扩展性。8088/8086微处理器内部结构:8086 CPU由指令执行部件EU总线接口部件BIU两个部份组成。 指令执行部件EU主要功能是执行指令。总线接口部件BIU主要功能是连接CPU内部总线和外部系统总线，访问存储器和外部接口。物理地址 访问存储器的实际地址称为物理地址，用20位二进制表示。 物理地址的位数由地址总线的位数决定 物理地址的位数决定了该计算机能够连接的存储器的数量： 例如：16根地址线最多能连接216=64KB内存储器 20根地址线最多能连接220=1MB内存储器逻辑地址 EU送来的存储器地址称为逻辑地址，由16位“段基址”和 16位 “偏移地址”（段内地址）组成。 段基址表示一个段的起始地址的高16位。 偏移地址表示段内的一个单元距离段开始位置的距离。因此，偏移地址也称为段内地址。 例如，2345H：1100H表示:段基址为2345H（这个段的起始地址是23450H），段内偏移地址为1100H的存储单元地址。地址转换 地址加法器用来完成逻辑地址向物理地址的变换：物理地址段基址16 + 偏移地址 这说明一个存储单元的物理地址是惟一的，而它对应的逻辑地址是不惟一的。总线接口部件BIU BIU的功能： 形成访问存储器的物理地址（由地址加法器完成）； 访问存储器取得指令,暂存到指令队列中等待执行； 访问存储器或I/O端口以读取操作数参与EU运算，或存放运算结果等; 产生外部总线的各种控制信号。 BIU内部有一个6字节的指令队列。一旦指令队列中空出2个字节，BIU将自动进行读指令的操作以填满指令队列。 BIU内部总线控制电路将CPU的内部总线与CPU引脚所连接的外部总线相连。指令执行部件EU EU的功能是执行指令。一般情况下, 指令按照它存放的先后次序顺序执行，EU从指令队列中源源不断地取得指令代码，满负荷地连续执行指令。 EU中的算术逻辑运算单元ALU可完成16位或8位的二进制运算，运算结果通过内部总线送到通用寄存器，或者送往BIU的内部寄存器中，等待写入存储器。 EU控制器负责从BIU的指令队列中取出指令，并对指令译码，根据指令要求向EU内部各部件发出控制命令以实现各条指令的功能。8086/8088 CPU的工作时序:时钟周期、指令周期和总线周期1 时钟周期 计算机中，CPU的一切操作都是在系统主时钟CLK的控制下按节拍有序地进行的。 系统主时钟一个周期信号所持续的时间称为时钟周期（T），大小等于频率的倒数，是CPU的基本时间计量单位。 某CPU的主频f= 5MHz，则其时钟周期 T = 1/f = 1/5MHz = 200ns（1ns=10-9S）。 若主频为100MHz，时钟周期为10ns。2 总线周期 CPU通过外部总线对存储器或I/O端口进行一次读/写操作的过程称为总线周期。 为了完成对存储器或者IO端口的一次访问，CPU需要先后发出存储器/IO端口地址，发出读或者写操作命令，进行数据的传输。所以，一个总线周期由若干个时钟周期（T）组成。3 指令周期 CPU执行一条指令的时间（包括取指令和执行该指令所需的全部时间）称为指令周期。 一个指令周期由若干个总线周期组成。不同指令的指令周期长度各不相同。第2章 存储器静态随机存取存储器（SRAM）1. SRAM工作原理静态RAM六管基本存储电路:上半部分是基本存储单元，用来存储1位二进制信息0和1。下半部分是读写逻辑，门电路控制数据信号输入/输出。 需要访问该存储电路时，使行线X和列线Y同时有效（高电平），这时T5和T6以及T7和T8这4只管子同时导通。单元存储电路工作原理：1。T3, T4两个MOS管持续导通，用作“负载电阻”；2。T1, T2两个MOS管“背靠背”连接，它们的状态相反；3。由T1,T2,T3,T4组成的存储电路有两种稳定状态： Q1=1, Q2=0: 记为状态0 Q1=0, Q2=1:记为状态14。没有外来信号影响时，存储电路的状态保持不变；5。(T5, T7), (T6, T8)控制单元存储电路与外部的连通， 它们受行线X和列线Y控制。（1）写数据在写控制信号有效的情况下，A和B两个三态门打开；读信号无效，C门关闭。写l时，数据线上为“1”：“1”B T8 T6 Q2 “1”A(=0) T7 T5 Q1基本存储单元Q2处稳定为1，而Q1稳定为0。同理当写0后，Q2为0，Q1为1，也是稳定的。（2）读数据读数据时，读控制信号有效，写控制信号无效。此时，A和B关闭，C门打开。Q2T6 T8 C 数据线：如果原存的信息为l，则读出1，否则读出0。静态存储器用双稳态触发器存储信息，一旦电压消失，原存储的状态同时消失，再次上电时，原来的信息不能恢复。SRAM最大的弱点就是信息的易失性。工作时间T1, T2总有一路饱和导通，因此SRAM耗电多。一个SRAM芯片由上述许多基本存储单元组成。除了地址、数据线引脚外，SRAM芯片还应有23根控制信号引脚。读写控制线一般标注为R/W#或WR#。另一根控制信号称为“片选信号”，标注为CE#或CS#。 “片选信号” 信号由地址译码电路产生。SRAM芯片与系统的连接一个存储芯片内各个存储单元的高位地址是相同的，它决定了这个芯片在整个内存中占据的地址范围。所以，芯片的选片信号应该由高位地址译码产生。芯片内部存储单元的选择由低位地址决定，通过芯片的地址引脚输入。它们可以理解为“片内相对地址”。存储器的地址译码有两种方式：全地址译码和部份地址译码。（1）全地址译码全地址译码，就是连接存储器时要使用全部20位地址信号，所有的高位地址都要参加译码。改变译码电路的连接方式可以改变这个芯片的地址范围。译码电路构成方法很多，可以利用基本逻辑门电路构成，也可以利用集成的译码器芯片或可编程芯片组成。（2）部份地址译码就是只有部份高位地址参与存储器的地址译码。6264芯片本身只有8KB的存储容量，为什么会出现这种情况呢？其原因就在于高位地址信号没有全部参加地址译码。A15和A13分别为00、01、10、11这4种组合时， 6264这个8KB存储芯片分别被映射到上面列出的四个8KB的地址空间。 可见，采用部份地址译码会重复占用地址空间破坏了地址空间的，连续性，减小了总的可用存储地址空间。优点是译码器的构成比较简单，主要用于小型系统中。 动态随机存取存储器（DRAM）2. DRAM工作原理动态随机存储器（DRAM）的基本单元电路可以采用4管电路或单管电路。由于单管电路元件数量少，芯片集成度高，所以被普遍使用。DRAM芯片集成度高、价格低，微型计算机内存储器几乎毫无例外地都是由DRAM组成。单管动态存储单元电路由一个MOS管T1和一个电容C构成。写入“1”对电容充电，写入“0”则对电容放电。读出时，根据位线上有无电流可知存储的信息是“1”还是“0”。字选择线的信号由“片内地址”译码得到。DRAM芯片把片内地址划分为“行地址”和“列地址”两组，分时从它的地址引脚输入。所以，DRAM芯片地址引脚只有它内部地址线的一半。3. DRAM芯片的读写过程（1）数据读出（2）数据写入：数据写入与读出的过程基本类似区别是送完列地址后，将WE#置为低电平，把要写入的数据从Din端输入。 （3）刷新DRAM芯片靠电容储存信息，由于存在漏电流，时间长了，所存放的信息会丢失。因此，DRAM必须对它所存储的信息定时进行刷新。刷新时，给芯片加上行地址并使行选信号有效，列选信号无效，芯片内部刷新电路将选中行所有单元的信息进行刷新（对原来为“1”的电容补充电荷，原来为“0”的则保持不变）。由于CAS#无效，刷新时位线上的信息不会送到数据总线上。DRAM要求每隔28ms刷新一遍，这个时间称为刷新周期。 第3章 微型计算机输入输出接口IO接口的功能 接口：计算机一个部件与另一个部件之间的连接界面。功能：1. 设备选择功能：CPU通过地址代码来标识和选择不同的外部设备。接口对系统总线上传输的外设地址进行译码，在检测到本设备地址代码时，产生相应的“选中”信号2. 信息传输功能：设备被“选中”时:从CPU/数据总线接收数据或控制信息；外部设备的数据或状态信息发往数据总线/CPU3. 数据格式转换功能：外设使用的数据格式与CPU数据格式不同时，接口要进行二种数据格式之间的相互转换。4. 联络功能：从系统总线或外设接收一个数据后，发出“数据到”联络信号，通知外设或CPU取走数据；数据传输完成，向对方发出信号，准备进行下次传输5. 中断管理功能：向CPU申请中断；向CPU发中断类型号；中断优先权的管理；在以8086为CPU的系统中，这些功能大部份可以由专门的中断控制器实现。6. 复位功能：接口在接收系统的复位信号后，将接口电路及其所连接的外部设备置成初始状态。7. 可编程功能：有些接口具有可编程特性，可以用指令来设定接口的工作方式、工作参数和信号的极性。8 错误检测功能 （1） 物理信道上的传输错误：信号在线路上传输时，如遇到干扰信号，可能发生传输错误。检测传输错误的常见方法是奇偶检验。（2） 数据传输中的覆盖错误：输入设备完成一次输入操作后，把所获得的数据暂存在接口内；如果在该设备完成下一次输入操作之后，CPU还没有从接口取走数据，那么，在新的数据送入接口后，上一次的数据被覆盖，从而导致数据的丢失；输出操作中也可能产生类似的错误；覆盖错误导致数据的丢失，易发生在高速数据传输的场合I/O端口的编址方法：有两种不同的I/O端口编址方式：1. I/O端口与内存统一编址 把内存的一部分地址分配给I/O端口，一个8位端口占用一个内存单元地址，也称为存储器映射编址方式 优点：访问内存单元和I/O端口使用相同的指令，使用方便；降低CPU电路的复杂性 缺点：减少了内存可用范围；难以区分访问内存和I/O的指令，降低了程序的可读性和可维护性2. I/O端口与内存独立编址内存储器和I/O端口各自有自己独立的地址空间；访问I/O端口需要专门的I/O指令；8086/8088 CPU采用这种方式；访问内存储器：使用20根地址线A0A19；使M/IO#=1；内存地址范围为000000FFFFFH共1MB访问I/O端口：使用低16根地址线A0A15；使M/IO#= 0；I/O端口地址范围为00000FFFFH共64K3 IBM PC 微型计算机I/O端口地址分配在PC系列微机中，仅使用A0A9共10条地址线定义I/O端口（设A11A15= 0），寻址范围为03FFH前256个端口地址供主板上寻址I/O接口芯片使用，后768个供扩展槽接口卡使用用户设计I/O接口电路的时候，应使用系统未占用的端口地址区域为避免所选择的地址与其他扩展卡冲突，最好将其设计成地址可选的型式简单IO接口的组成 端口：接口内的寄存器，用来暂存CPU和外设之间传输的数据、状态和命令。端口地址：每一个端口有一个独立的地址。外部设备地址：设备接口内各端口的地址，一台外部设备可以拥有几个通常是相邻的端口地址。端口种类：数据端口、命令端口（控制端口）和状态端口。如果外部设备的信息（数据/状态）已经锁存，端口也可以由三态缓冲电路组成。 输入输出数据传输的控制方式 程序方式 ：在程序控制下进行信息传送；分为无条件传送和条件传送二种1 无条件传送方式：对于简单的外部设备的IO操作可以随时进行；例开关、发光二极管；这些简单设备的输入信号一般不需要锁存，可以通过三态缓冲器与系统数据总线直接相连；简单输出设备的信号一般需要由锁存器锁存；条件传送方式1. 条件传送也称为查询式传送、异步传送；接口电路除了有传送数据的端口以外，还应有储存和传送状态的端口。对于输入过程：外设将数据准备好， “准备好（READY）”标志位置1;CPU将数据取走，READY=0。对于输出过程:外设接收到数据，将“忙（BUSY）”标志位置1；数据输出完成，将 “BUSY”清零。一个数据的“条件传送”过程：CPU从接口中读取状态字；CPU检测状态字的对应位是否满足“就绪”条件，如果不满足，则回到前一步重新读取状态字；如状态字表明外设已处于“就绪”状态，则传送数据。 查询方式输入接口电路接口内有两个端口：数据端口（8位，输入）；状态端口（1位，输入，连接在D7上，=1表示有数据）选通信号有二个作用：将外设的数据送到接口的锁存器中；使接口中的D触发器置“l”（READY=1）数据信息和状态信息从不同端口经过数据总线送到CPU。查询方式输出接口电路接口内有两个端口：数据端口（8位，输出）；状态端口（1位，输入，连接在D7上，=1表示正在输出，“BUSY”）CPU读取接口中的状态：外设忙（ BUSY =1），CPU等待 ；外设空闲（ BUSY =0），向外设输出数据“数据端口写”信号作用：把数据打入“锁存器”；将“状态触发器”置1D触发器的作用：为外设提供一个联络信号STB，告诉外设现在接口中已有数据可供提取；用作该设备的状态标志（ “忙”，BUSY）。中断方式(IRQ,8259A)程序查询方式的特点：程序查询方式解决了CPU与外设工作的协调问题，但是却大大降低了CPU的使用效率；在程序查询方式中，CPU处于主动地位，外设处于消极等待查询的被动地位；设备较多时，查询方式的数据传送很难使每一个外设都能工作在最佳状态。程序中断方式特点：赋予系统中的外设某种主动申请、配合CPU工作的“权利”。外设把数据准备好时，主动向CPU发出一个请求信号。CPU接收到请求信号后，暂停当前的工作，进行该设备的数据传送操作。赋予外设 “主动权”之后，CPU可以不必反复查询该设备的状态，而是正常地处理系统任务；CPU与外设处于某种“并行工作”的状态，从而提高CPU的工作效率。直接存储器存取(DMA,8237A)方式程序中断方式，程序查询方式的缺点：中断方式：每传送一次数据，CPU必须执行一次中断服务程序；对于高速数据传输，容易产生“覆盖错误”。程序查询方式：响应速度比中断方式要快一些，完成一次数据传输仍然需要执行七、八条以上的指令。CPU的工作速度不高时仍有可能跟不上外设数据传输的需要。 直接存储器传送：将外设的数据不经过CPU直接送入内存储器；或者，从内存储器不经过CPU直接送往外部设备；一次DMA传送只需要执行一个DMA周期（相当于一个总线读写周期）；能够满足高速外设数据传输的需要；需要一个专门的器件来协调外设接口和内存储器的数据传输，称为DMA控制器（DMAC）第4章 微型计算机的中断系统中断的基本概念 中断：由于某个事件的发生，CPU暂停当前正在执行的程序，转而执行处理该事件的一个程序。 该程序执行完成后，CPU接着执行被暂停的程序。 这个过程称为中断。中断源： 引发中断的事件称为中断源； 内部中断（在CPU内部的中断源）： 程序异常（运算溢出等）， 陷阱中断（例如，单步运行程序等），软件中断（执行特殊指令）等。 外部中断（发生在CPU外部的中断）： 外部故障（电源故障，存储器读写校验错）； 外部事件（定时时间到，外部特殊信号）；IO事件（外部设备完成一次IO操作，请求数据传输）中断类型：用若干位二进制表示的中断源的编号。中断断点：由于中断的发生，某程序被暂停执行。该程序中即将执行，由于中断没有被执行的那条指令的地址称为中断断点，简称断点。中断服务程序：处理中断事件的程序段称为中断服务程序。 如：故障中断服务程序，输入输出中断服务程序。不同类型的中断需要不同的中断服务程序。中断服务程序不同于一般的子程序：子程序由某个程序调用，它的调用是由程序设定的，它的执行时间是确定的。 中断服务程序由某个事件引发，它的执行一般是随机的，不确定的。 中断系统：为实现计算机的中断功能而配置的相关硬件、软件的集合称为中断系统。8086 CPU中断系统8086的中断类型中断类型：用8位二进制表示，可以有256个不同的中断;中断请求输入引脚：NMI、INTR;中断优先级：INT 0(除法溢出）溢出中断（INTO）INT n指令NMI INTR 单步中断。1. 可屏蔽中断 IF= 0时，CPU不响应INTR的中断请求;IF= 1时，CPU响应INTR的中断请求。用STI指令使IF=1，称为开中断；用CLI指令使IF=0，称为关中断。系统复位后，或CPU响应了任何一种中断后，都会使IF=0。应使用STI指令使IF=1，确保中断开放。可屏蔽中断源由8259A统一管理，每片8259A可以接受8个外部设备的中断请求。2 不可屏蔽中断 NMI接收上升沿触发的中断请求信号;输入脉冲应大于两个时钟周期;CPU对NMI中断请求的响应，不受中断允许标志位 IF控制;NMI中断类型码固定为2。3 内部中断 （1）除法溢出中断（n=0）： 除数为零或商超过寄存器所能表达的范围。（2）单步中断（n=1） ：TF=1，每执行完一条指令产生一次中断。用于实现单步操作，是强有力的调试手段。（3）断点中断 （n=3） ： INT 3指令产生一个中断类型码为3的断点中断。（4）INTO指令 （n=4） ：OF=1，则INTO指令引起类型码为4的内部中断；OF=0，此指令不起作用，程序顺序执行。（5） INT n指令8086的中断向量表中断向量：中断服务程序的入口地址； 8086的中断向量表从内存00000H开始存放； 每个中断向量占用4个字节； 中断服务程序入口的偏移地址存入两个低地址字节，入口的段基址存入两个高地址字节；256个中断向量占用00000H003FFH共1024个字节。8086对外部中断的响应1. 不可屏蔽中断NMI：不受CPU内部中断允许标志IF的约束，优先权高于INTR; 中断类型号2；采用边沿触发（上升沿）方式标志寄存器压入堆栈；清除IF标志和TF标志；保存断点，把断点处的CS和IP内容先后压入堆栈；取出中断服务程序的入口地址，送入IP和CS；进入中断服务程序；用途：主板上RAM奇偶错， I/O通道中的奇偶校验错， 8087协处理器异常中断。2可屏蔽中断INTR ： 外设的中断请求首先送到8259A，按照中断优先权排队; 电平触发方式，高电平有效。可编程中断控制器8259A8259A的基本功能：接收8路外部中断请求，通过8片级联可以扩展至64级；优先权排队和控制，优先权方式可选；中断嵌套功能；向CPU提供中断类型号； 对每一级编程进行屏蔽或开放。中断结束方式中断结束命令（EOI）:将ISR中的相应位清“0”，表示中断处理结束。（1）自动中断结束方式（AEOI） 8259A在第二个中断响应周期INTA信号的后沿，自动将ISR中被响应中断级的对应位清“0”。（2）非自动中断结束方式（EOI） 从中断服务程序返回前，在程序里向8259A输出一个中断结束命令（EOI），把ISR对应位清“0”。一般的中断结束方式：由8259A自动选择优先权最高的位。特殊的中断结束命令：指令内指明要清除ISR中的某一位。注意!在非自动中断结束方式下，如果在程序里忘了发送中断结束命令，那么，8259A将不再响应这个中断以及比它级别低的中断请求。8259A的编程初始化命令字： 在系统初始化时写入； 用来设定8259的基本工作方式。操作命令字：在初始化后的任何时刻写入8259A； 用来动态地控制8259A的操作。初始化命令字ICW注意！向8259A送入一条A0=0、D41的命令（ICW1）: 启动8259A的初始化过程，相当于RESET信号的作用，自动完成下列操作： 清除中断屏蔽寄存器IMR；设置以IR0为最高优先级，IR7为最低优先级的全嵌套方式;固定中断优先权排序。8259A初始化按以下顺序对8259A初始化：单片8259A：ICW1、ICW2、ICW4级联方式：ICW1、ICW2、ICW3、ICW4注意：级联方式下，每一片8259A都要独立地按上面顺序写入初始化命令字。IBM-PC微型计算机内8259A的工作方式；单片工作，边沿触发，全嵌套； 中断类型08H0FH，端口地址20H，21H； 非缓冲方式，非中断自动结束，非特殊全嵌套方式；初始化程序： MOVAL, 00010011B OUT20H, AL ; ICW1：单片，边沿触发MOVAL, 00001000B OUT21H, AL ; ICW2 ：中断类型08H0FH MOVAL, 00000001BOUT21H, AL ; ICW4 ：非中断自动结束例：二片8259A进行级联，边沿触发，非缓冲方式，非自动中断结束，CAS0CAS2互连。主片初始化程序： MOV AL, 00010001B OUT 20H, AL ; ICW1:边沿触发，级联 MOV AL, 00001000B OUT 21H,AL ; ICW2 :中断类型08H0FH MOV AL, 00000100B OUT 21H, AL ; ICW3 :IR2连有从片 MOV AL, 00010001B; ICW4 : 特殊全嵌套，非缓冲 OUT 21H, AL; ICW4 : 非自动中断结束从片初始化程序： MOV AL, 00010001B OUT 0A0H, AL ; ICW1:边沿触发，级联 MOV AL, 01110000B OUT 0A1H, AL ; ICW2 :中断类型70H77H MOV AL, 00000010B OUT 0A1H, AL ; ICW3 :INT引脚连主片IR2 MOV AL, 00000001B; ICW4 :非自动中断结束 OUT 0A1H, AL ; ICW4 :非特殊全嵌套,非缓冲第5章 可编程接口芯片8255A组成：1. 三个数据端口A、B、C：三个8位的输入输出端口，可用指令将它们分别设置成输入或输出端口。2. A组控制、B组控制：8255A将端口A、B、C分为两组：端口A和端口C的高4位构成A组，端口B和端口C的低4位构成B组。3. 数据总线缓冲器 ： 双向三态的8位缓冲器，与系统数据总线连接，是8255A与CPU之间信息传输的必经之路。 4. 读/写控制逻辑 ： 管理8255A的数据传输过程。8255A的控制字 1. 方式选择控制字 8255A有三种基本工作方式：方式0：基本的输入/输出方式。方式1：选通输入/输出方式。方式2：双向传输方式。8255A各数据端口的工作方式由方式选择控制字进行设置。8255A的工作方式：1方式0 基本输入/输出方式： （1）方式0的工作特点：A口和B口作为两个8位端口，C口的高4位和低4位可以用作两个4位端口。（2）方式0的使用场合：无条件传送；查询式传送；2方式1 选通输入/输出方式（1）方式1工作特点： 带有选通的输入/输出方式；端口A、端口B和端口C被分为两个组；端口A和端口B用作8位数据的输入/输出，端口C的一些引脚被规定为端口A、B的联络信号。（2）方式1联络信号： IBFA、IBFB：输入缓冲区满信号，高电平有效。 OBFA # 、OBFB # ：输出缓冲区满信号，低电平有效。ACKA # 、ACKB # ：外设接收到输出数据后给8255A的应答信号，下降沿/负脉冲有效。INTEA和INTEB：端口A和端口B的中断允许信号。 INTR：中断请求信号，8255A输出给CPU。（3）方式1的使用： 查询方式；中断方式3方式2 双向输入/输出方式（1）方式2工作特点： 方式2只适用于端口A，是双向的输入/输出传输方式；方式2下各信号含义见表5-3，其中： INTE1：输出中断允许信号。 INTE2：输入中断允许信号。（2）方式2的使用场合：8255A与CPU的连接 数据线和控制线一般直接和系统总线的相应信号相连 片选信号和地址译码器的输出相连 三个端口的数据线和外设的数据线直接相连 8255A的端口选择信号A1和A0，8088CPU与8086CPU在连接上有所不同可编程定时器/计数器8254计算机系统中经常要用到定时信号，如定时检测、定时扫描和时钟定时等，定时方法通常有以下三种：（1）软件定时；（2）不可编程的硬件定时； （3）可编程的硬件定时。许多场合还需要对脉冲信号进行计数。本节介绍Intel 8254定时计数器芯片，它是一种的可编程的定时器件。Intel 8254主要特性：（1）3个独立的16位定时/计数通道。（2）每个通道有6种工作方式。（3）最高计数频率为10MHz。（4）可以按二进制或BCD码两种方式计数。（5）定时时间长短可用软件设置，可由软件或硬件控制开始计数或停止计数。（6）可以同时锁存13个计数器的计数值和状态值，供CPU读取。8254的内部结构1.数据总线缓冲器8254与系统数据总线相连的接口电路。 通过数据总线缓冲器，CPU用指令对8254进行读/写： （1）8254初始化编程时，写入控制字。 （2）CPU向某一计数器写入计数初值。 （3）CPU读出计数器的当前计数值。2. 读/写控制逻辑接收来自CPU的控制信号： 读信号RD#； 写信号WR#；片选信号CS#； 芯片内部寄存器寻址信号A1A0计数器02： 8254有3个结构完全相同的定时器/计数器通道: 0,1,2每个通道包含:一个8位的控制字寄存器；三个16位的初值寄存器、减1计数器和结果输出锁存器。；每个通道有3根专用的信号线：CLK：计数/定时脉冲输入端，每输入一个脉冲，减1操作；OUT：计数值减到零时，由输出端OUT输出结束信号；GATE：门控信号，允许或停止计数4. 控制寄存器 控制寄存器是一个只能写入的寄存器，它接收从CPU来的控制字，并由控制字的