Cadence技巧.doc

Cadence 使用技巧1 orcad转换为cadence的时候电源网络或者其它NET不显示，仅仅高亮在ORCAD 或者cadence PCB环境中取消no_rat属性即可2 orcad做的元件封装，一定不要重名，特别是GND VCC 可以这样使用 GND_1 GND_2等以区别3更改覆铜与布线及、焊盘之间距离方法选择Setup-Constraints-选择Spaceing rule set中Set valuses.按钮Shape To Pin (覆铜到管脚)Shape To Via (覆铜到过孔)Shape To Line (覆铜到走线)Shape To Shape(覆铜到覆铜)依据具体情况更改其值。然后确定退出对话框。选择Shape-Polygon在版图上画上所要覆铜的区域。注意在Option选项卡上选择覆铜所在的层。Shape Fill选择Dynamic copper。Assign net name 为覆铜添加网络(例如覆铜选GND网络，则覆铜自动和网络名为GND的焊盘相连)选择Shape-Delete Islands,删除覆铜上的孤岛。4 spb15.5没有提供元件对齐等功能，可以使用网络上的一个制作cadence PCB 封装的插件来实现5 不画原理图直接给管脚定义网络名的方法1.勾选SETUP-USER PREFERENCES-MISC-LOGICEDITENABLED2.使用LOGICNET LOGIC6 setup-user proferences 下面的set pcb_cursor cross 小十字，set pcb _cursor infiniter 这是大十字 cadence使用时间不长，虽然画几块板子，和protel 相比有很多不同的地方。比如 在protel PCB中想删除某几个连线，如果全选，就把过孔什么的全选，而在cadence中，是把net text via 等作为不同的属性，任何操作必须制定对象，如移动、删除、查找，必须有确定的类型；使用cadence很不习惯的一点是在连线以及过孔中没有显示网络标号，想知道输入什么还得点击一个显示的操作，而且不能全部显示，而在protel中，过孔以及连线是什么net一目了然。 cadence使用时间不长，不敢乱评价，每一个画图的软件都有其存在的道理，不能简单的说好或者不好。个人感觉cadence没有传说中的那么神。Cadence Allegro布线技巧 2012-02-25 22:26 在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。1电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：众所周知的是在电源、地线之间加上去耦电容。尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线电源线信号线，通常信号线宽为：0.20.3mm,最经细宽度可达0.050.07mm,电源线为1.22.5mm对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用(模拟电路的地不能这样使用)用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。2数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。3信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。4大面积导体中连接腿的处理在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：焊接需要大功率加热器。容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heatshield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。5布线中网络系统的作用在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。6设计规则检查（DRC）布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。模拟电路和数字电路部分，是否有各自独立的地线。后加在PCB中的图形（如图标、注标）是否会造成信号短路。对一些不理想的线形进行修改。在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。关于线加粗：必须分类来加粗，如果要全部加粗，那就成了统一标准的宽度了（尺寸一样），电路中有的线路要粗些，有的细些，只能分类加粗才行。在Design里选择RulesRoutingRuleClassesWidthConstraintAdd-FilterKind后选择NET，点你需要加粗的线就行1.Cadence 快捷键永久设定方法在allegro下面的空白框内，紧接着command提示符，打入alias F4(快捷键) zoom out（命令）。但关闭allegro后，定义的快捷键在下次启动时还要重新设定。永久设定的方法是在Cadence 安装目录/share/pcb/text里有个env文件，可用写字板打开（最好用C语言编辑器打开），找到Alias定义的部分，进行手动修改既可。还可用funckey为字母定义快捷键。2.Allergo 与McAfee冲突在启动Allergo时，若系统中装了McAfee杀毒软件，则不能正常启动。原因是McAfee的防火墙阻止了Allergo访问网络。解决办法：先关闭McAfee的防火墙，15分钟后自动恢复。开启Allergo后，防火墙在打开就不会有冲突了。3.: 怎么删除fanout得到的过孔呢？在对一个IC fanout后，它的过孔无法删除，后来发现这个IC已经被设成Fixed，这样与之相联的Via等也就成为它的一部分具有fixed属性，只能去掉IC的Fixed属性后，就可以处理了。看来还是不能随便Fixed的。分类： 科技文摘 2009-12-07 14:411 怎样建立自己的元件库？ 建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的componentadd，点击search stack，可以加入该库。2 保存时Save view和Save all view 以及选择Change directory 和不选择的区别？建立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view会保留改动后的外形。 3 如何建part库，怎么改变symbol中pin脚的位置？ 在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin：package中：a， Name : pins logical name不能重复b， pin : pin的标号，原理图中backannotate后相应的标号c， pin type: pin脚的类型（input，output等，暂可忽略）d， active：pin的触发类型 high(高电平)，low（低电平）e， nc：填入空脚的标号f， total：此类型的所有pin脚数g， 以下暂略symbol中：a， logical name：对应package中的nameb， type：对应package中的typec， position：pin脚在器件中位置（left , right , top , bottom）d， pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中的gnd1和gnd2都可设为gnd）e， active：对应package中的active 修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：a， package中相应pin的标号和nameb， pin的active类型c， symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。4 画电原理图时为什么Save及打包会出错？ 当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中（ 版本14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配（如pin脚的个数，封装的类型名等。5 在电原理图中怎样修改器件属性及封装类型？ 在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute 窗口，点击Add按钮，则可以加入name ,value,JEDEC_TYPE (封装类型) 等属性。6 如何在Pad Design中定义Pad/via？及如何调用*.pad？在pad design中，建立pad 时，type选single类型，应该定义下面几层的尺寸：begin layer（有时是end layer）, soldermask和 pastemask 。建立Via时，type一般选through，定义drill hole 的尺寸 和所有的layer层（注意定义thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。7 做封装库要注意些什么？做封装既可以在Allegro中FileNewpackage symbol，也可以使用Wizard（自动向导）功能。在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般width大1.21.5倍，length长0.45mm左右。除了pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），Ref Des也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上一层Via keep out，或者route keep out等等，这些都可以根据自己的要求来添加。操作上要注意的是建好封装后，一定不要忘了点击Create symbol，不然没有生成*.psm文件，在Allegro就无法调用。8为什么无法Import网表？在Allegro中File选项中选Importlogic，在import logic type选HDLconcept，注意在Import from栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。9怎么在Allegro中定义自己的快捷键？在allegro下面的空白框内，紧接着command提示符，打入alias F4(快捷键) room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。10怎么进行叠层定义？在布线完成之后如何改变叠层设置？在Allegro中，选Setup-?Cross-section。如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，Etch Subclass Name分别为Top，Gnd，S1，S2，Vcc，Bottom。Film Type一般选择Positive，plane层选择Negative。如果布线完成之后，发现叠层设置需要改动。比如原来设置的为3，4层是plane层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后将原来的plane层删除。11为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来？首先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。也有可能器件在列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录/physical里。另外还有一种可能就是页面太小，不够摆放器件，可以在setup-?draw size中调整。12为什么器件位置摆放不准确，偏移太大？ 主要是因为Grids设置的问题，可在setupgrids中将每一层的Etch及Nonetch的grids的X、Y的spacing间隔调小。对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x 1200 3000 。13怎样做一个Mechanical symbol，以及如何调用？Allegro中File-?new，在drawing type中选择Mechanical symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbolmechanical。注意右下角的library前面的勾打上。14在布局后如何得到一个整理后的所有元件的库？如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种办法：将*.brd另存在一个新的目录下，在File选exportlibraries，点中所有选项，然后export，即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。15如何定义线与线之间距离的Rule？ 我们以定义CLK线与其它信号线之间的距离为例：在Allegro中：setupconstraints，在spacing rule set中点set values。首先add一个constraint set name，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在find by name 中选择net，在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selected objects中以选中所有的线，点Apply。又会出现一个新窗口，在左边的available properties中选择NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。回到setupconstraints，在刚才set values的下面点击Assignment table，即可将所定义的规则赋给所选用的net。在Specctra中，可先选中所要定义间距的信号线（select netsby list），然后在rules中选selected netclearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wirewire栏定义，注意，当点Apply或者OK之后，该栏仍然显示1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。16为什么在Allegro中画线不能走45度角？在control控制栏的line lock中，可将90改为45，如果想画弧线，可以将line改为Arc。17如何在CCT中定义走线最大最小距离？同上面定义间距的方法类似，在选中所要定义的线之后，rulesselected nettiming，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。18在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）？在Specctra里，可用filewritesession来保存当前布线，用filewriterules did files来保存规则文件，调用时均使用fileexecute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul 。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。19在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状？CCT中有自动打过孔的功能，在AutoroutePre RouteFanout 。可以指定过孔的方向，比如想把过孔都打在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。20为什么提示的最大最小距离不随走线的长度变化而改变？我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用/提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。21怎么铺设Plane层？铺好后怎么修改？铺铜这一步骤一定要在Allegro中进行，AddshapesSolid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选EditChange net（by name）给Plane层命名。在shapeparameters确定是否使用了Anti Pad和Thermal relief，接着选VoidAuto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shapeFill 。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Editshape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。22怎么定义thermal-relief 中过孔与shape连线的线宽？在Allegro的Setupconstraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shapeparameters里一些线宽的定义是否设置成DRC Value。23如何优化布线而且不改变布线的总体形状？布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Routeglossparameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90s to 45s ，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。24如何添加泪滴形焊盘以及加了之后如何删除？在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet ，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。25布线完成之后如果需要改动封装库该如何处理？在器件摆放结束后，如果封装库有改动，可以Placeupdate symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。26为什么*.brd 无法存盘？遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入Cadence（可能需要重起动），打开*.SAV，再另存为*.brd 。或在Dos下运行DBFix .SAV，会自动将其转换为*.brd文件，然后即可调用。27Allegro有哪些在Dos下的数据库修正命令？有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd 。不过实际中这些命令好像效果不大。28如何生成*.DML模型库？ 在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。29如何在Specctra Quest里使用IBIS模型进行仿真？首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中AnalyzeSi/EMI SIlibrary，在出现的新窗口的右下角，点击translateibis2signoise，然后在browse里选择*.ibs文件，将其转化为*.dml文件。然后在AnalyzeSI/EMI SImodel Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。30生成Gerber file要哪些文件？如何产生？在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项， 则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。1） 在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择all invisibility， 关掉所有的显示。2） 在group 选择Geometry. 然后选中所有的subclass(Board_Geometry , packageGeometry)下的silkscr