专用集成电路设计【稀缺资源，路过别错过】

专用集成电路设计 2009-11-20 2015/2/28 2 1、 FPGA/CPLD的设计和 IP工具 2、 Altera FPGA的配置方式和配置器件 3 2015/2/28 一、可编程逻辑器件 CPLDFPGA （一） 、 可编程逻辑器件 分类 按其 集成度 来分可分为两大类： 1、低密度可编程逻辑器件（ LDPLD） 2、高密度可编程逻辑器件（ HDPLD） 4 2015/2/28 按集成度 (PLD)分类 可编程逻辑器件 （ P L D ） 简单 P L D 复杂 P L D P R O M P A L P L A G A L C P L D F P G A 可编程逻辑器件的分类 5 2015/2/28 主要包括： PROM、 PLA、 PAL、 GAL四种器件。 1、低密度可编程逻辑器件（ LDPLD） 结构特点： (1)、 PROM（可编程只读存储器）， 其内部结构是由“与阵列”和“或阵列”组成，其中“与阵列”固定，“或阵列”可编程，可以实现任何“以积之和”形式表示的组合逻辑。 (2)、 PLA （可编程逻辑阵列）， 也是基于“与 -或阵列”，其“与阵列”固定和“或阵列”都可编程。 6 2015/2/28 (3)、 PAL（可编程阵列逻辑）， 也是基于“与 -或阵列”，其“与阵列”是可编程、“或阵列”固定连接。 (4)、 GAL （通用可编程阵列逻辑）， 是在 PAL的基础上增加了一个 可编程的输出逻辑宏单元 OLMC，通过对 OLMC配置可以得到多种形式的输出和反馈。 另， GAL器件普遍采用 EEPROM的浮栅工艺，具有可擦除、可重新编程的能力。 GAL器件的输出级 OLMC的电路结构如图 1所示。 7 2015/2/28 图 1 GAL器件的输出级 OLMC的电路结构 11000101D Q01ARSPC L KS1S0I / O0 未 编 程 熔 丝1 已 编 程 熔 丝S1S00 00 11 01 1输 出 配 置锁 存 输 出 / 信 号 反 相锁 存 输 出 / 信 号 同 相组 合 输 出 / 信 号 反 相组 合 输 出 / 信 号 同 相QOLMC主要由： 一个 D触发器 , 一个用于选择输出方式和极性的 4 输入多路选择器 和 一个用于选择反馈信号的两输入数据选择器 构成。 8 2015/2/28 主要包括： CPLD、 FPGA两种器件。 2、高密度可编程逻辑器件（ HDPLD） (1)、 CPLD (Complex Programmable Device) ，复杂可编程逻辑器件。 其主体也是 “与 -或阵列”，并以可编程逻辑单元为基础，可编程连线集中在一个全局布线区 。 (2)、 FPGA (Field Programmable Gate Array)， 现场 可编程门阵列。 具有门阵列的结构形式，它由许多逻辑功能块排成阵列组成，可编程连线分布在阵列通道区。 结构特点： 9 2015/2/28 （二）、 CPLD、 FPGA两种器件比较： 共同点： 1、规模越来越大，集成度高。 2、开发过程投资小。 3、可以反复编程、擦除。 4、开发工具智能化高，功能强大 。 10 2015/2/28 1、 CPLD是通过修改具有固定内连电路的逻辑 单元的逻辑功能来进行编程。 （ 为乘积项结构，工艺多为 EEPROM； 多用于实现组合逻辑 ；成本低；保密性好 ） 2、 FPGA是通过修改下一根或多根分隔逻辑单 元的内连线的布线来编程。 （ 为寄存器结构，实现工艺多为 SRAM； 更适合实现时序逻辑 ；成本高；保密性差 ） 区别： 11 2015/2/28 D7 D6 D5 D4 D3 D2 D1 D1A0A1A2A3A4A5A6A7B0 B1 B2 B3 B4 B5 B6 B7可 编 程 全 局 布 线 区 ( G R P )输 出 布 线 区 ( O R P )输出布线区(ORP)输出布线区(ORP)输 出 布 线 区 ( O R P )输 入 总 线通 用 逻 辑 块I / O 0I / O 3I / O 2I / O 1I / O 4I / O 7I / O 6I / O 5I / O 8I / O 1 1I / O 1 0I / O 9I / O 1 2I / O 1 5I / O 1 4I / O 1 3输入总线R E S E TV C C I OT D IT D OT M ST C K宏 模 块I / O 3 2I / O 3 3I / O 3 4I / O 3 5I / O 3 6I / O 3 7I / O 3 8I / O 3 9I / O 4 0I / O 4 1I / O 4 2I / O 4 3I / O 4 4I / O 4 5I / O 4 6I / O 4 7G O E 1 / I N 5G O E 1 / I N 4输入总线C7C6C5C4C3C2C1C0时 钟 分配 网 络I/O 63I/O 62I/O 61I/O 60I/O 59I/O 58I/O 57I/O 56I/O 55I/O 54I/O 53I/O 52I/O 51I/O 50I/O 49I/O 48IN 7IN 6I/O 16I/O 17I/O 18I/O 19I/O 20I/O 21I/O 22I/O 23I/O 24I/O 25I/O 26I/O 27I/O 28I/O 29I/O 30I/O 31Y0 Y1 Y2 Y30 1 3 9 B / 1 0 3 2 E AC L K0C L K1C L K2I O C L K 0I O C L K 1输 入 总 线CPLD组成部分 ： 1.通用逻辑块、 2.可编程全局布线区 3.输入 /输出单元、 4.输出布线区、 5.时钟分配网络。 12 2015/2/28 FPGA组成部分 ： 1.可编程逻辑块、 2.可编程输入 /输出单元、 3.可编程布线资源、 4.嵌入式块 RAM、 5.底层嵌入功能单元。 13 2015/2/28 二、 CPLD / FPGA的设计流程： 设计输入（原理图 /HDL文本） 逻辑综合 CPLD/FPGA布线适配 CPLD/FPGA编程下载 硬件测试 功能仿真 时序仿真 14 2015/2/28 1、设计输入 (原理图 HDL文本编辑 ) （ 1） 图形输入 原理图输入 状态图输入 波形图输入 （ 2） HDL文本输入 应用 HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，更灵活。（ VHDL， Verilog） 15 2015/2/28 又称前仿真，不考虑信号延时等因素，将综合后的网表文件直接送到仿真器中仿真，验证电路是否符合设计要求。 3、逻辑综合 将电路的高级语言转换成低级的，可与 FPGA CPLD的基本结构相映射的网表文件或程序。 2、功能仿真 16 2015/2/28 又称后仿真，将布线适配后产生的网表文件送到仿真器中仿真。是在完成布线适配后进行的饱含定时关系的仿真，精度较高。 5、时序仿真 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如 JEDEC、Jam格式的文件。 4、 CPLD/FPGA布线适配 17 2015/2/28 6、编程下载 CPLD FPGA 以乘积项结构方式构成 以查表法结构方式构成 7、硬件测试 最后步骤就是在线调试或将生成的文件写入芯片中调试。 18 2015/2/28 三、 Altera的 IP工具 IP工具使用的意义： IP是设计中不可或缺的组成部分，也是自底向上设计方法学的理论基础。 随着数字系统设计越来越复杂，将系统中的每个模块都从头开始设计是一件十分困难的事，而且会大大延长设计周期。 IP的出现使得设计过程变得十分简单，用户甚至只需要将不同的模块连接起来，就可以实现一个完整的系统。 19 2015/2/28 （一）、 IP的概念 IP（ Intellectual Property） 就是常说的知识产权。（ IP还有另一种含义 Internet Protocol，即互联网协议） 美国 Dataquest咨询公司将半导体产业的 IP定义为用于ASIC、 ASSP、 PLD等当中，并且是预先设计好的 电路功能模块 。 在 PLD领域， IP核是指将一些在数字电路中常用但比较复杂的功能块 ，如 FIR滤波器、 PCI接口等，设计成参数可修改的模块，让其他用回可以直接调用这些模块。 20 2015/2/28 IP分为：软 IP、固 IP和硬 IP（根据实现的不同） 软 IP用计算机高级语言的形式描述功能块的行为，但是并不涉及用什么电路和电路元件实现这些行为。 软 IP的最终产品基本上与通常的应用软件大同小异，开发过程与应用软件也十分相象，只是所需的开发软、硬件环境，尤其工具软件要昂贵很多。 软 IP的设计周期短，设计投入少，由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了 IP的灵活性和适应性。 当然 软 IP的一个不可避免的 弱点 是：会有一定比例的后续工序无法适应软 IP设计，从而造成一定程度的软 IP修正。 21 2015/2/28 固 IP是完成了综合的功能块，有较大的设计深度，以网表的形式提交客户使用。 如果客户与固 IP使用同一个生产线的单元库， IP的成功率会比较高。 硬 IP提供设计的最终阶段产品：掩膜。 随着设计深度的提高，后续工序所需要做的事情就越少，当然，灵活性也就越少。不同的客户可以根据自己的需要订购不同的 IP产品。 22 2015/2/28 Altera公司以及第三方 IP合作伙伴（ APMM）给用户提供了许多可用的功能模块。它们基本可以分为两类： 免费的 LPM宏功能模块 ( Megafanctions ) 和需要授权使用的 IP知识产权 ( MegaCare)。从实现的功能上分，使用方法基本相同。 Altera LPM宏功能模块是一些复杂或高级的构建模块 。可以在 Quartus II设计文件中和门、触发器等葵本单元一起使用，这些模块的功能一般都是通用的，比如 Counter, RAM等。 23 2015/2/28 IP知识产权模块是某一领域内的实现某一算法或功能的参数化模块 (简称 IP核 )。 这些模块是由 Altera以及 Altera的第三方IP合作伙伴 (AMPP)开发的。专门针对 Altera的可编程逻辑器件进行过优化和测试，一般需要用户付费购买才能使用。 24 2015/2/28 （二）、 Altera 提供的 IP Altera公司能够提供给用户使用的 3种 IP形式，分别为： 1）、基本宏功能 ( Megafanctions/LPM )； 2）、 Altera IP (MegaCore)核； 3）、 Altera IP合作伙伴 ( AMPP)的 IP核。 1）、基本宏功能 ( Megafanctions/LPM ) 在 Altera的开发工具 Quartus II中，有一些内带的基本宏功能可供用户选用，如乘法器、多路选择器、移位寄存器等。这些基本的逻辑功能也可由通用硬件描迷语言描述。 另外，还有一些 Altera器件特有的资源，例如片内 RAM块，DSP块和高速的收发电路等，同样是通过基本宏功能方式提供给用户使用的。 25 2015/2/28 在 Quartus II中使用基本宏功能模块设计项目的一般步骤： 建立一个 Project； 使用 Mega Wizard管理器定制宏功能模块； 在设计中实例化定制的宏功能模块； 继续完成设计的其他部分 ； 对设计进行 RTL功能仿真 ； （前仿真） 逻辑综合 ； 布局布线 ； 时序分析。 26 2015/2/28 2）、 Altera IP (MegaCore) Altera还提供一些比较复杂的、相对比较通用的功能模块，比如 PCI接口、 DDR SDRAM控制器等，这些都是 Altera 可以提供的 IP库，也称之 MegaCore。 可分为 4大类：数字信号处理类、通信类、接口和外设类、微处理器类。 3）、 Altera IP合作伙伴 ( AMPP)的 IP核 Altera合作伙伴 AMPP (Altera Megafunction Parters Program )也向 Altera客户提供基于 Altera器件优化的 IP核。 为方便使用这些功能模块， Quartus II软件提供了 Mega Wizard 管理器。它可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件，并可对这些 IP模块进行实例化。 27 2015/2/28 Altera IP设计中的优势 与传统的 ASIC器件或者用户自己设计模块相比，使用 Altera的 IP有以下优势： （ 1）、提高设计性能； （ 2）、降低产品开发成本； （ 3）、缩短设计周期； （ 4）、设计灵活性强、仿真方便。 28 2015/2/28 目前世界上有 10多家生产可编程逻辑器件，最大三家： Altera、 XinLinx和 Latiice公司。 四、 Altera公司的 CPLD / FPGA Altera公司的 CPLD / FPGA 产品分为： （ 每个类别在不同时期都有其主流产品） 1、 CPLD； 2、高密度的 FPGA； 3、低成本的 FPGA 29 2015/2/28 1、 Altera公司的 CPLD MAX和 MAXII系列： MAX3000A、 MAX7000S/A， MAXII等 MAX3000A，采用先进的 0.30 m CMOS 处理，基于电可擦除可编程只读存储器（ EEPROM）。 MAX 3000A系列是一种即用性的器件，密度范围从 32到 512个宏单元。 MAX 3000A器件支持在系统可编程能力（ ISP），能够轻松地实现现场重配置。每个 MAX 3000A 宏单元都可以独立地配置成顺序或组合逻辑操作。 MAX 3000A CPLD常用于通信、计算机、消费电子、汽车、工业和许多其他终端系统中。依靠其低成本和灵活性的特点，降低了系统成本。 30 2015/2/28 CPLD的革命 MAX II MAX II器件基于全新的 CPLD体系结构。 MAX II器件采用 0.18m FLASH工艺，六层金属走线，其功率只有以往 MAX器件的十分之一。与 FPGA一样， MAX II器件最小逻辑单元也是 LE，具有 240至 2210个 LE，和多达272个 I/O管脚 新的 MAXII CPLD体系结构的逻辑阵列块（ LAB）和行列走线具有更高的裸片面积效率。具有和小容量 FPGA相竞争的定价，以及作为单芯片即用型非易失器件的工程优势。 31 2015/2/28 2、 Altera公司的 FPGA （ 1）、 Stratix和 StratixII系列 ：高容量、高性能FPGA（高端产品） (高密度 FPGA) Stratix FPGA是 Altera的第一代 Stratix系列器件。 Stratix 器件采用 1.5V 0.13um全铜 SRAM工艺，容量为 0,570至 79,040个逻辑单元（ LE）， RAM多达 7Mbit。 Stratix 器件具有非常高的内核性能、存储能力、体系结构效率的优势。 Stratix器件提供了专用功能用于时钟管理和数字信号处理（ DSP）应用以及差分和单端 I/O 标准。 Stratix器件系列是功能丰富的宽带系统方案，开创了可编程芯片系统（ SOPC）方案的新纪元。 32 2015/2/28 Stratix II FPGA 是 Altera 第二代高端 FPGA 系列。 在 2004年推出的 90-nm Stratix II FPGA 中，密度最大器件的 DSP 模块数量增加到了 96 个， 18 x 18 乘法器数量达到 384 个。 Stratix II FPGA 中， Altera 引入了全新的逻辑单元体系结构 自适应逻辑模块 (ALM) ，以及经过改进的片内 TriMatrix 存储器和数字信号处理 (DSP) 模块，进一步提高了性能。 Stratix II FPGA 33 2015/2/28 Stratix II关键特性包括： 一种 创新的逻辑结构 丰富的特性包括 高性能 DSP模块 和 片内存储器 高速 I/O引脚 和 外部存储器接口 设计 安全特性 保护您的知识产权 (IP) HardCopy II 结构化 ASIC的 低成本高密度逻辑移植途径 34 2015/2/28 Stratix II GX FPGA 进一步扩展了带有片内收发器的高端 FPGA 的功能。 Altera的 Stratix III 器件系列，是世界上结合了最佳性能、最大密度和最低功耗的 65-nm器件。 Altera最新的 Stratix IV 40-nm FPGA 具有最高的密度、最佳的性能以及最低的功耗。 35 2015/2/28 （ 2）、 Cyclone和 Cyclone II系列 ：低端、低成本 的 FPGA产品 (低密度 FPGA) Cyclone FPGA系列是为了满足您对低功耗、低成本设计的需求 。 Altera Cyclone系列 FPGA从根本上针对低成本进行设计。这些低成本器件具有专业应用特性，例如嵌入式存储器、外部存储器接口和时钟管理电路等。 Cyclone FPGA综合考虑了逻辑、存储器、锁相环(PLL)和高级 I/O接口，是价格敏感应用的最佳选择。 36 2015/2/28 Cyclone FPGA具有 ： 新的 可编程体系结构 ，实现低成本设计。 嵌入式存储器资源支持多种存储器应用和 数字信号处理(DSP)实现 支持 串行总线和网络接口 以及多种 通信协议 处理功耗支持 Nios II 系列嵌入式处理器 采用新的 串行配置器件 的低成本配置方案 Quartus II 软件 OpenCore评估特性 支持 免费的 IP功能评估 Quartus II 网络版软件 的免费支持 37 2015/2/28 Cyclone II是 Altera公司 Cyclone系列的第二代产品。该产品采用 90nm工艺制造，成本比第一代 Cyclone 器件低30%，逻辑容量大 3倍多。 Cyclone II系列器件和 StratixII系列