《电工电子技术》触发器和时序逻辑电路课件.ppt

第10章触发器和时序逻辑电路 10 2计数器 10 3寄存器 10 1触发器 10 4脉冲信号的产生与波形变换 第二篇 学习目的与要求 了解和熟记触发器和门电路的基本区别 理解和牢记各类触发器的功能及其触发方式 掌握时序逻辑电路的分析方法 理解时序逻辑电路的设计思路及学会简单的同步时序逻辑电路的设计方法 理解计数器 寄存器的概念和功能分析 学习利用数字电路实验台进行寄存器 计数器实验的步骤和方法 第2页 根据上述触发器的特征可知 触发器可以记忆1位二值信号 根据逻辑功能的不同 触发器可以分为基本的RS触发器 时钟控制的RS触发器 JK触发器 D触发器 T和T 触发器 按照触发方式的不同 又可分为电位触发器和边沿触发器 10 1触发器 触发器是最简单 最基本的时序逻辑电路 常用的时序逻辑电路寄存器 计数器等 通常都是由各类触发器构成的 触发器有两个稳定的状态 0 状态和 1 状态 不同的输入情况下 它可以被置成0状态或1状态 当输入信号消失后 所置成的状态能够保持不变 第2页 由两个与非门构成的基本RS触发器 10 1 1 RS触发器 1 基本RS触发器 一对具有互非关系的输出端 其中Q的状态称为触发器的状态 一对输入端子均为低电或有效 第2页 基本RS触发器的工作原理 基本RS触发器的次态真值表 第2页 基本RS触发器的波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图 置0 置1 置1 禁止 保持 置1 置1 保持不定 第2页 2 同步RS触发器 CP 1时 触发器输出状态由R和S及Qn决定 第2页 钟控RS触发器功能真值表 第2页 主要特点 1 时钟电平控制 在CP 1期间接收输入信号 CP 0时状态保持不变 与基本RS触发器相比 对触发器状态的转变增加了时间控制 2 R S之间有约束 不能允许出现R和S同时为1的情况 否则会使触发器处于不确定的状态 不变 不变 不变 不变 不变 不变 置1 置0 置1 置0 保持 波形图 第2页 钟控RS触发器的特征方程 约束条件 S R 0 钟控RS触发器的状态转换图 S 1 R 0 S R 0 0 显然 触发器的状态转换图也可反映触发器输出状态随输入及输出的现态而变化的情况 因此 描述触发器状态变化的方法有四种 逻辑表达式 真值表 时序波形图及状态转换图 1 S 0 R 1 S 0R RS取值表示输入变量的现态 0或1表示输出变量的状态 箭头表征了输出变量的转换情况 第2页 基本RS触发器和钟控的RS触发器都是采用的电位触发方式 电位触发方式的钟控RS触发器有一个显著的毛病 存在 空翻 现象 所谓空翻 就是指 在CP 1期间 若输入RS的状态发生多次变化 输出Q将随着发生多次变化 10 1 2JK触发器 当触发器出现空翻现象时 一般就无法确切地判断触发器的状态了 由此造成触发器的使用受到限制 为确保数字系统的可靠工作 要求触发器在一个CP脉冲期间至多翻转一次 即不允许空翻现象的出现 为此 人们研制出了能够抑制空翻现象的主从式触发器 边沿触发方式的JK触发器和D触发器等 本节向大家介绍的JK触发器是功能完善 使用灵活和通用性较强的一种触发器 常用型号有74LS112 CC4027和74LS276等 第2页 0 1 JK触发器的工作原理 第2页 0 1 第2页 逻辑功能分析 保持功能 第2页 置0功能 第2页 置1功能 第2页 翻转功能 第2页 功能表 波形图 置1 置0 翻转 保持 第2页 JK触发器的次态方程式 集成JK触发器74LS112的引脚排列图 第2页 10 1 3D触发器 在双稳态触发器中 除了RS触发器和JK触发器外 根据电路结构和工作原理的不同 还有众多具有不同逻辑功能的触发器 根据实际需要 可将某种逻辑功能的触发器经过改接或附加一些门电路后 转换为另一种逻辑功能的触发器 D触发器就是这样得到的 触发器之间逻辑功能的转换 第2页 管脚排列图 D触发器的次态方程式 D触发器的状态转换图 D 1 D 1 0 1 D 0 D 0 第2页 10 1 4T触发器 T触发器具有保持和翻转两种功能 如果让T触发器的输入恒为1 则T触发器就成为T 触发器 显然 T 触发器只具有翻转一种功能 第2页 检验学习结果 答案在书中找 第2页 10 2计数器 能够记忆输入脉冲个数的电路称为计数器 计数器是时序逻辑电路中的具体应用 计数器 同步计数器 异步计数器 二进制计数器 N进制计数器 十进制计数器 加法计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 N进制计数器 十进制计数器 第2页 10 2 1二进制计数器 3位异步二进制加法计数器 由于3个触发器都接成了T 触发器 所以最低位触发器F0每来一个时钟脉冲的下降沿 即CP由1变0 时翻转一次 而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转 即F1在Q0由1变0时翻转 F2在Q1由1变0时翻转 第2页 三位二进制异步加计数器的波形图 F0每输入一个时钟脉冲翻转一次 F1在Q0由1变0时翻转 F2在Q1由1变0时翻转 实现了二分频 实现了四分频 实现了八分频 第2页 从状态表或波形图可以看出 从状态000开始 每来一个计数脉冲 计数器中的数值便加1 输入8个计数脉冲时 就计满归零 所以作为整体 该电路也可称为八进制计数器 由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端 而只加至最低位触发器 其他各位触发器则由相邻低位触发器的输出Q来触发翻转 即用低位输出推动相邻高位触发器 3个触发器的状态只能依次翻转 并不同步 这种结构特点的计数器称为异步计数器 异步计数器结构简单 但计数速度较慢 状态转换真值表 第2页 用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图 F0每输入一个时钟脉冲翻转一次 F1在Q0由1变0时翻转 F2在Q1由1变0时翻转 F3在Q2由1变0时翻转 第2页 3位异步二进制减法计数器 F0每输入一个时钟脉冲翻转一次 F1在Q0由1变0时翻转 F2在Q1由1变0时翻转 第2页 3个JK触发器都接成T触发器 可构成一个同步二进制计数器 F0每输入一个时钟脉冲翻转一次 F1在Q0 1时 在下一个CP触发沿到来时翻转 F2在Q0 Q1 1时 在下一个CP触发沿到来时翻转 第2页 10 2 2十进制计数器 选用4个CP下降沿触发的JK触发器F0 F1 F2 F3 F0 每来一个CP计数脉冲翻转一次 F2 在Q0和Q1都为1时 再来一个计数脉冲才翻转 F3 在Q0 Q1和Q2都为1时 再来一个CP计数脉冲才翻转 但在第10个脉冲到来时Q3应由1变为0 F1 在Q0为1时 再来一个CP计数脉冲才翻转 但在Q3为1时不得翻转 第2页 驱动方程 第2页 2 异步十进制加法计数器 第2页 1 由触发器构成N进制计数器 由触发器组成的N进制计数器的一般分析方法是 对于同步计数器 由于计数脉冲同时接到每个触发器的时钟输入端 因而触发器的状态是否翻转只需由其驱动方程判断 而异步计数器中各触发器的触发脉冲不尽相同 所以触发器的状态是否翻转除了考虑其驱动方程外 还必须考虑其时钟输入端的触发脉冲是否出现 第2页 例 分析图示计数器为几进制计数器 第2页 列状态表的过程如下 首先假设计数器的初始状态 如000 并依此根据驱动方程确定J K的值 然后根据J K的值确定在CP计数脉冲触发下各触发器的状态 在第1个CP计数脉冲触发下各触发器的状态为001 按照上述步骤反复判断 直到第5个CP计数脉冲时计数器的状态又回到初始状态000 即每来5个计数脉冲计数器状态重复一次 所以该计数器为五进制计数器 第2页 4位集成同步二进制加法计数器74LS161 第2页 用集成计数器构成N进制计数器的方法 利用清零端或置数端 让电路跳过某些状态来获得N进制计数器 用74LS161构成十二进制计数器 将状态1100反馈到清零端归零 将状态1011反馈到清零端归零 第2页 用异步归零构成十二进制计数器 存在一个极短暂的过渡状态1100 十二进制计数器从状态0000开始计数 计到状态1011时 再来一个CP计数脉冲 电路应该立即归零 然而用异步归零法所得到的十二进制计数器 不是立即归零 而是先转换到状态1100 借助1100的译码使电路归零 随后变为初始状态0000 第2页 高位片计数到3 0011 时 低位片所计数为16 3 48 之后低位片继续计数到12 1100 与非门输出0 将两片计数器同时清零 16 16 256 用74LS161构成256进制和60进制计数器 第2页 用74LS161构成8421码60进制和24进制计数器 第2页 集成异步十进制计数器74LS90 引脚排列图 74LS90真值表 第2页 异步计数器一般没有专门的进位信号输出端 通常可以用本级的高位输出信号驱动下一级计数器计数 即采用串行进位方式来扩展容量 100进制计数器 用74LS161构成N进制计数器 第2页 60进制计数器 64进制计数器 第2页 检验学习结果 答案在书中找 第2页 10 3寄存器 在数字电路中 用来存放二进制数据或代码的电路称为寄存器 寄存器是由具有存储功能的触发器组合起来构成的 一个触发器可以存储1位二进制代码 存放n位二进制代码的寄存器 需用n个触发器来构成 按照功能的不同 可将寄存器分为数码寄存器和移位寄存器两大类 数码寄存器只能并行送入数据 需要时也只能并行输出 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移 数据既可以并行输入 并行输出 也可以串行输入 串行输出 还可以并行输入 串行输出 串行输入 并行输出 十分灵活 用途也很广 第2页 10 3 1寄存器 即 无论寄存器中原来的内容是什么 只要送数控制时钟脉冲CP上升沿到来 加在并行数据输入端的数据D3 D0 就立即被送入进寄存器中 有 异步复位端为低电平时 寄存器清零 高电平时 无CP脉冲到来寄存器保持原态 CP上升沿到来后置数 第2页 构成寄存器的常用芯片有74LS77 四位双稳锁存器 74LS100 八位双稳锁存器 74LS174 六位寄存器 等 其中锁存器属于电平触发 在送数状态下 输入端送入的数据电位不能变化 否则将发生 空翻 下图是74LS174管脚引线功能图 芯片内六个触发器共用一个时钟脉冲CP 上升边沿触发 和一个异步清零脉冲 低电平清零 第2页 在存数操作之前 先将各个触发器清零 当出现第1个移位脉冲CP时 待存数码的最高位和4个触发器的数码同时右移1位 即待存数码的最高位存入Q3 而寄存器原来所存数码的最高位从Q0输出 出现第2个移位脉冲时 待存数码的次高位和寄存器中的4位数码又同时右移1位 依此类推 在4个移位脉冲作用下 寄存器中的4位数码同时右移4次 待存的4位数码便可存入寄存器 10 3 2移位寄存器 并行输出 第2页 第2页 4位左移移位寄存器 并行输出 第2页 集成双向移位寄存器74LS194 第2页 10 3 3移位寄存器的应用 移位寄存器除了用作接口 延时外 还可以用作计数和伪随机信号发生器 1 构成环形计数器 将移位寄存器的串行输出端和串行输入端连在一起 就构成了环形计数器 第2页 波形图 由74LS194构成的能自启动的4位环形计数器 第2页 2 构成扭环环形计数器 用移位寄存器构成扭环环形计数器的结构特点是 将输出触发器的反向输出端与数据输入端相连接 第2页 3 伪随机序列发生器 m序列发生器 伪随机序列发生器也属于计数器的一种类型 其输出状态组合除全0状态外 其它状态均在输出中出现 因其输出状态出现的顺序在统计上十分近似于随机白噪声 故称为伪随机序列发生器 电路的构成主要是反馈逻辑电路的确定 通常采用异或门 反馈电路输入信号的选择根据移位寄存器的位数决定 输出相同时伪随机序列的反馈电路不是唯一的 下图所示是一个四位伪随机序列发生器 当伪随机序列发生器的状态为全0状态时 输出全0序列 所以无法实现自启动 若要实现自启动 可以将各触发器的端的信号相 与 后 再和原反馈信号相 或 送入串行输入端 第2页 检验学习结果 看书复习做题 第2页 10 4 1555定时器电路及其功能 低电平触发端 高电平触发端 电压控制端 复位端低电平有效 放电端 4 5 16V 10 4脉冲信号的产生及波形变换 输出缓冲器 N沟道CMOS放电开关管 RS触发器 电压比较器 电路组成 第2页 0 0 1 饱和导通 第2页 2UDD 3 UDD