（微电子学与固体电子学专业论文）基于90纳米工艺静态存储器的测试方法学.pdf

摘要 储器是现代电子系统中不可缺少的一个组成部分。按存储性质分类， 可分为：s r a m 静态r a m ( s t a t i cr a m ) ；d r a m 动态r a m ( d y n a m i c r a m ) ：p r o m 可编程r o m ( p r o g r a m a b l er o m ) ；e p r o m 可擦除、 可编程( e r a s a b l ep r o m ) ；e e p r o m 电可擦除可编程( e l e c t r i c a l l y e r a s a b l ep r o m ) ，以及目前流行的f l a s h m e m o r y 。 对于静态存储器s r a m ，由于其具有访问速度最快，不需要刷新等特 点，在需要高速数据处理能力的领域得到了广泛的应用。随着半导体工业 遵循著名的摩尔定律发展，每个芯片所能存储的位数不断地成指数增加， 从而使制造工艺对存储单元的干扰变得更为严重。由于无法避免在亚微米 甚至深亚微米的工艺下产生的缺陷，如果存储器阵列没有包括冗余的存储 单元，以及在生产中没有利用这些冗余的存储单元对有缺陷的部分进行修 复的话，那么存储器芯片的成品率将接近o 。因此，对存储器的测试并 修复有缺陷的单元就非常重要了。 本文对静态存储器的测试做了详细的分析，并使用了新的m a r c h 算法 对芯片做了功能测试，在t e r a d y n ej 7 5 0 测试平台上对芯片做了常温，高 温和低温环境中的功耗，芯片逻辑和存储器数据保持性能的测试。使用了 存储单元失效映射( b f m ) 的测试方法对有功能失效的存储单元中的具体失 效位进行了定位，得到了分析和修复存储单元的关键数据。通过对测试数 据的分析提出了对设计的一些修改建议。 关键词：存储器测试测试算法9 0 纳米 a b s t r a c t m e m o r yi so n eo ft h en e c e s s a r yp a r t so fm o d e r ne l e c t r o n i cs y s t e m o ns o r t o f s t o r a g ec h a r a c t e r i z a t i o n , i t c a l lb ed i v i d e di n t os u c hc l a s s e s ：s t a t i c r a m ( s r a m ) ；d y n a m i cr a m ( d r a m ) ；p r o g r a m m a b l er o m ( p r o m ) ； e r a s a b l e p r o m ( e p r o m ) ；e l e c t r i c a l l y e r a s a b l e p r o m ( e e p r o m ) a n d f l a s h m e m o r y b e c a u s eo fi t sc h a r a c t e r i z a t i o no fh i g ha c c e s s s p e e da n dn on e e d so f r e f r e s h i n g ，s r a mi sw i d e l yu s e di nt h ef i e l do fh i g hs p e e dd a t ep r o c e s s s i n c e i ci n d u s t r yf o l l o ww i t hm o o r e sl a w 【1 】，t h eb i t so fe v e r yc h i pa r ei n c r e a s i n g e x p o n e n t i a l l y t h i sw i l lr e s u l tt og r e a t e rd i s t u r bb e t w e e np r o c e s sa n dm e m o r y c e l l w 池i ci n d u s t r ye n t e r i n gi n t os u b m i c r o na n d ( 1 e 印s u b m i c r o n , w ec a nn o t a v o i dp r o c e s sd e f e c t i fw ed o n th a v er e d u n d a n tc e l l ，t h ey i e l do fm e m o r yw i l l b ez e r o t h e r e f o r e ，m e m o r yt e s ta n dm o d i f y i n gt h ed e f e c to n ei sv e r yi m p o r t a n t i nt h i sp a p e r , ad e t a i la n a l y s i so fs t a t i cr a mw a sd o n e t h em e m o r yc h i p w a st e s t e du s i n gan e wm a r c ha l g o r i t h m o nt h et e r a d y n ej 7 5 0t e s t e r , f u n c t i o n t e s t , p o w e rt e s t , c h i pl o g i ct e s ta n dd a t e r e t e n t i o nt e s tw e r e d o n ei n t h e e n v i r o n m e n to fn o r m a lt e m p e r a t u r e ，h i g ha n dl o wt e m p e r a t u r e b i tf a i lm a p ( b f m ) t e s tw a sd o n et ol o c a t et h ef a i lm e m r o yc e l li n f o r m a t i o n , w h i c hi st h e k e yd a t eo fm e m o r yf a u l ta n a l y s i sa n df a u l tm e m o r ym o d i f i c a t i o n i nt h ew a y o f a n a l y z e i n gt e s tr e s u l t ，s o m ea d v i c e so nt h ed e s i g nw e r em a d e k e y w o r d s ：m e m o r y t e s tt e s ta l g o r i t h m9 0 n a n o m e t e r 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：丝望壬 日期堕：! ! 氇 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 本人签名：筮鱼壬 导师签名：二锵 日期塑塑! ! 塑 日期兰望! 望：! ! 塑 第一章简介 第一章简介 本章主要介绍有关测试和半导体存储器的基础理论。1 1 节介绍了芯片 测试的重要性。1 2 节介绍了芯片测试的费用。1 3 节描述了半导体存储器 及其测试方法。1 4 节对本篇论文进行了概述 1 1 测试的重要性 超大规模集成电路( v l s i ) 是现代电子系统中的一个重要组成部分。这 些电路在一个很小的芯片面积上集成了大量的有源器件，如：晶体管，二 极管；以及其它的无源器件，如：电阻，电容和电感；并且还有各个器件 之间的相互连接同芯片内部与外部管脚的引线。这些电路可以分为两类： 组合电路，它不包括如存储器等由时钟控制的逻辑；时序电路，它除了有 某些逻辑单元外还包括像存储器这类由时钟控制的逻辑单元。生产这些微 小的肉眼无法看到的电路是很复杂很耗时的工序，并不可避免的伴随着许 多缺陷。这些缺陷是由于原始硅材料带有的缺陷和制造工艺中引入的缺陷 一起产生的。前一种缺陷的成因有杂质的沾污和原子的错位，后一种缺陷 的成因有生产工艺中温度的波动，内部互联线的断路，电路的短路和断 路，以及增加或减少了某些晶体管。随着集成电路更加复杂，晶元直径更 大，这些失效产生的几率就更大。从经济的观点来考虑，在电路封装或成 为v l s i 系统一部分之前，发现这些缺陷的成本是最低的。所以芯片的测 试就成为了v l s i 生产流程中很重要的一部分。 芯片的测试分为两个方面：失效的检测和失效的诊断。前者只需确认 失效是存在的，而后者需要找出失效的具体位置。芯片测试的步骤包括： 对待测电路施加测试向量，并且比较电路的响应是否与事先设计的期望相 同。其两者之间的任何差异就代表了失效，这样的失效也被称之为物理失 效【2 】。对于数字电路这些失效可以归类为逻辑失效和参数失效。逻辑失效 是指会使电路的逻辑功能发生错误的失效；参数失效是指会引起电路的一 些参数的大小，如速度、电流和电压，发生变化的失效。因为逻辑失效将 使对失效问题的分析转变为与工艺无关的问题，所以通常用它建立失效的 模型。除此之外，针对逻辑失效而设计的测试方法同样可以用来检测物理 上的失效。 2 基于9 0 纳米工艺静态存储器的测试方法学 由于这些会最终影响电路行为的物理失效，用其它方法是很难分析和 理解的。因此，可以把对v l s i 电路的测试看作是检测和定位那些不可避 免的电路失效的方法。 如前所述，v l s i 电路可分为组合电路和时序电路。因此，它们两种电 路也有不同的测试方式。组合电路的测试比较简单，因为相应每一种失效 最多只需施加一个测试向量；时序电路的检测就复杂很多，它需要先将电 路置于可以检测和观察失效的某个状态。 随着v l s i 电路复杂性的增加，电路的可靠性变得越来越重要。所以， v l s i 电路的测试必须是可以控制的，也就是说设计v l s i 电路的同时必须 考虑到它的可测试性。这也称之为可测试性设计( d f t ) 。 1 2 测试的经济性 经济效益的分析能帮助我们理解d f t 的引入是如何在降低成本的同时 得到高质量产品的。显然不进行测试会使成本更低，但是这种想法会有很 多负面的影响，例如顾客对价格的怀疑、未来产品销售的困难，以及由于 产品的失效导致顾客损失而引起的诉讼等等。 图1 1 测试品质与成本 事实同样也证明了在制造阶段测试和修复上的投入相比完成封装和流 入市场之后的投入是最小的。除此之外，好的测试方法能够减少研发和上 市的时间和维护的费用，不过测试的投入也将会包括在研发成本中。图 1 1 显示了随着测试质量的提升，测试占研发的费用也在增加；然而在生 第一章简介 3 产中测试和修复的投入减少了，所以产品的总成本会在某些测试品质时达 到最小，不过这样的测试品质并不一定是最完美的。 1 3 半导体存储器及其测试 半导体存储器是现代电子系统的关键部分。它包括基于m o s 和双极等 工艺的许多类型。通常情况下，在高速低密度的应用中使用双极工艺存储 器，而在低速高密度应用中使用m o s 存储器。除此之外，市场对双极存 储器的需求远小于对m o s 存储器的需求。 动态和静态存储器也是有区别的。动态随机寻址存储器( d r a m ) 将它们 的信息储存在电容中。虽然它们有很高的单片数据容量，但是其缺点是为 了保持存储的信息必须定期的刷新。相反，静态随机寻址存储器( s r a m ) 是将信息存入锁存器中而无需刷新。不过，它和d r a m 相比要占用更多 的面积。这两种存储器都是易失性的，断电后它们的数据就会丢失。本文 将把重点放在基于m o s 工艺的s 洲上。 只读存储器中也能再细分。如果不改变存入存储器的数据，这些非易 失性的存储器在任何时间都能得到相同的输出。根据不同的擦除方法，像 用紫外光或电子的方式将可编程的r o m 分别称为可擦除可编程存储器 ( e p r o m ) 和电可擦除可编程( e e p r o m ) 。 存储器的另一种是单端口存储器和多通道存储器。单端口存储单元只 有一个可以进行读和写操作的通道。多通道存储器有多个通道可以同时对 不同的存储单元进行操作。 对单端口存储器的测试已经有了一段时间的发展。在8 0 年代要花费很 长的时间才能达到一定的测试覆盖率( 即：检测到的失效除以总的失 效) ；一般测试都要占用n 2 的测试时间( n 是存储器的容量) 。因为缺少 失效的模型和校验的方式，这样的测试可以归为专门测试。像z e r o o n e 测试，g a l p a t 测试和w a l k i n gi 0 测试都属于这一类 2 】。其后发展除了 具有抽象概念的失效模型，如功能失效模型，这时测试时间减少为1 1 的线 性函数。作为功能失效模型的一种，m a r c h 测试成为了功能失效模型中的 主要测试方式【3 】【4 】。为了建立基于真实设计中的仿真错误的失效模型， 而不是抽象的失效模型，论文【5 】【6 】提出了诱导失效分析( i n d u c t i v ef a u l t a n a l y s i s ，i f a ) 。i f a 是一个用来预测集成电路失效的系统流程，它通过向 电路的几何拓扑中引入现场错误来实现其功能。在9 0 年代，存储器在容 量上有了很大的增加，这导致了线性测试方法变得越来越不合理。而且， 由于使用嵌入式存储器的系统缺少能够控制存储器输入和输出端的途径， 4 基于9 0 纳米工艺静态存储器的测试方法学 也使得这类存储器的测试更加困难。因此，一种内建自测试( b u i l ti ns e l f t e s t ，r e s t ) 的技术应运而生，这种技术可以用来克服上述的测试困难 【7 8 1 。因为测试单元是芯片的一个组成部分，所以b i s t 技术除了能够解 决嵌入式存储器的寻址困难，还可以用芯片运行的最高速度来进行测试。 1 4 本文的概括 第一章着重简介了v l s i 电路的技术发展和芯片测试的重要性。这一 章同样介绍了测试的基本理论和半导体存储器的结构，以及针对存储器测 试方法的发展近况。 第二章介绍了测试中使用存储器模型的动机。详细介绍了单端口存储 器和双单口存储器的两种基本模型，功能模型和电气模型。功能模型由描 述其功能的框图来实现，而电气模型由晶体管、电容和电阻直接表述。 第三章概括了单端口存储器和双单口存储器的功能失效模型。详细介 绍了存储阵列失效、地址解码失效、读写逻辑失效和互联失效。 第四章详细介绍了单端口存储器测试的算法，并分析了它们各自的优 缺点。 第五章介绍了基于9 0 纳米芯片的测试方法学。并介绍了测试这款芯片 所使用的t e r a d y n ej 7 5 0 测试环境。着重介绍了为达到c 1 2 0 f l 的测试目的 而使用的几种方法。并给出了测试的统计结果。 第六章对测试结果做了概括和总结，并给出了点建议。 第二章存储器的结构 第二章存储器的结构 本章从使用存储器的原理出发，先介绍了现有模型不同层次的抽象，接 下来的一节介绍单端口存储器的功能和电气模型。 2 1 存储器模型 模型是某一层次的抽象，它简化并组成了一个实体和相应的环境。以这 种方式，一种模型仅表征了与某个特殊目的相关的时间、特性和变化。因 此，存储器的模型表示某一层次的抽象，这也是为何与此目的无关的细节隐 藏在模型之内的原因。如图2 1 ，通常一个存储器的模型是带有输入和输出 的黑盒。如图2 1 所示，存储器从输入端接收外部施加的地址、控制和数据 信号，并在输出端产生数据的输出。输入端包括控制信号、n 位地址信号线 和b 位输入数据信号线。而输出仅包含一个b 位数据信号。 a d d r e s s e s d a t a - i n c o n t r o l s m e m o r y 图2 1 存储器模型 图2 1 所示的存储器模型可以更进一步简化为二维的存储器模型【9 】，如图 2 2 所示。 a d d r e s s e sd l t a - i l tc o n t r o l sd a t a - o u t 图2 2 二维存储器模型 图2 2 所示的二维模型可以分为如下两部分： 存储单元阵列( m e m o r yc e l la r r a y ) - 这部分代表了存储器阵列。每个存储 单元仅存储单个信息。此外，每个存储器一般只有一个存储单元。 5 6 基于9 0 纳米工艺静态存储器的测试方法学 存储器端口( m e m o r yp o r t s ) - 这一部分代表了存储阵列与外界的交互界 面。每个存储器都会有p 个存储端口，p 1 。 基于不同层次系统的抽象可以建立不同的模型，这一原理同样适用于存 储器，如图2 3 。 图2 3 中，我们将仅描述系统功能的层次称为电路系统项层为行为级。在 这一层次中，通常用伪代码或图表来表示这些被称为黑盒的模型。电路行为 级的下一个层次是功能级，也是电路系统的第二个层次，可以通过框图来描 述。并且因为这一层能够反映一定的内部工作情况，也称为灰盒模型。第三 个层次是电路的逻辑级，在这一级中各种门和互联线描述了灰盒中的内容。 第四个层次称为电气级，由于这一级直接用晶体管、电阻和电容实现电路的 功能，因此电气级也称为白盒。系统的最底层是几何级，它代表了系统的整 个版图，包括器件的几何尺寸和掺杂浓度等信息。 b e h a v i o r a lm o d e l i f u n c t i 。n a im 。d e l i l 。g i c a im 。d e i i e i e c t r i c a im 。d e i l g e o m e t r i c a i m o d e i 图2 3 各个抽象层次的模型 2 2 单端口存储器 只能由单个通道进行读写操作的存储器叫做单端口存储器( 即p = 1 ) 。接下 来将介绍这种存储器的功能和电气模型，为了简化我们忽略其几何模型。 2 2 1 单端口存储器的功能模型 一个典型的单端口存储器由存储单元阵列，两个地址解码器，读写电 路，数据总线和控制电路组成。如图2 4 所示，存储芯片通过地址线，数据 线和控制线同其它器件相连。 ifj暑1io l拿菩jiiv 第二章存储器的结构 存储单元阵列是存储器中十分基本的一个部分。它是由n 个r 行和c 列结 构的存储单元组成的。其行数r 可以为任意整数，但是列数是有限的。存储 单元阵列的容量为r * c 比特。 存储器的地址可分为：高比特位衄g h o r d e rb i t s ) 和低比特位( 1 0 w o r d e r b i t s ) 。前者连接到行解码器用来选择存储单元中合适的行( 字线) ，后者连接到 列解码器用来选择列( 位线) 。位线的宽度决定了在一个读写周期中可以达到 的字节数。 a d d r o 蹦 d a t a - i ng o n t r o l s d a t a - o u t 图2 4s p 存储器的功能模型 必须同时选择正确的行和列地址线才能够对期望的存储单元进行寻址。 在读周期，读取电路会将单元存储的信号放大之后送入数据寄存器，并输出 到数据输出端。相反，在写周期，数据输入端的信号先由数据寄存器暂存后 通过写电路写入存储单元。通常为了减少芯片管脚的数量，数据的输入和输 出线会共用一根双向数据线，也就是端口复用。 2 2 2 单端口存储器的电气模型 如前所述，电气模型用电子器件直接描述了电路的功能，因此所有的电 子部件都是可见的。 存储单元 静态存储单元是一个可以稳定在两种状态( o ，1 ) 的双稳态电路，且将激励信 号移除后电路仍然保持其状态。s r a m 单元可以有不同的电路结构。图2 5 显示了常用的s r a m 单元和四种可能的结构。 7 8 基于9 0 纳米工艺静态存储器的测试方法学 ( a ) 普通s r a m 存储单元( ”四管电阻负载存储单元 ( c ) 六管c m o s 村户单元 ( d ) n m o s 耗尽型负载六管存储单元 图2 5 普通s r a m 存储单元和其它变化结构 如图2 5 ( a ) 所示，s r a m 单元由两个负载原件( l 1 和l 2 ) 、两个存储原件 ( m 1 和m 2 ) 、两个传输晶体管( p 1 和p 2 ) 组成。晶体管m 1 和负载l l 形成了 一个反向器。此反向器与m 2 和l 2 组成的另一个反向器构成了交叉耦合的结 构，从而形成了锁存器。通过传输晶体管p 1 和p 2 ，可以对这一锁存单元进 行读和写的操作。 通过驱动互补的b l 和b l ，并将w l 驱动至高电平，存储单元就能够写 入数据了。因为b l 和b l 反的驱动强度高于存储单元中保留的信息，这个 单元会被驱动至b l 和b l 所表示的状态。当从某个单元中读取数据时，首先 将b l 和b l 预充电至高电位，之后将相应的w l 也置高。这样存储单元中保 存的信号将把两个字线( b l 和肚) 中的一个驱动至低电位。b l 和脱之间信 号电平大小的差别由读取电路放大( 如图2 4 ) ，后由数据寄存器读出。需要指 出的是，对s r a m 的读取是一个非破坏性的过程，即存储单元中的数据不会 受到读操作的干扰而改变。 负载器件可以是多晶硅电阻、增强型或耗尽型晶体管。图2 5 m ) 显示了带 有多晶硅负载的s r a m 单元。这种结构比起其它几种结构能节省更多的面 第二章存储器的结构 积。然而，因为晶体管一直都有一个小电流流过，在空闲时它会消耗更多的 漏电流。如果负载是如图2 5 ( c ) 所示的p m o s 晶体管，除了在开关状态的情 况下单元本身并不消耗电流。这是因为这样的c m o s 互补单元总有n m o s 或p m o s 器件处于截至状态。这种结构的缺点在于，由于同时存在n m o s 和p m o s 器件，制造它需要更多的工艺步骤。图2 5 ( d ) 显示了使用耗尽型负 载晶体管的六管s r a m 单元。其实这个耗尽型晶体管也可以用增强型的晶体 管来代替，但是由于耗尽型有更加好的开关特性、更高的阻抗和更高的电源 抑制性能 1 0 】，通常使用的是耗尽型的负载。 地址解码器 地址解码器的作用是对存储单元阵列中感兴趣的那个单元进行正确的寻 址。为了使解码器的尺寸、字线和位线的长度最小，芯片中使用二维地址结 构，其中一个是针对字线的行解码器，另一个是针对位线的列解码器。 行解码器要从存储器的所有行地址中选择感兴趣的那一行。图2 6 显示了 两个常用的静态行解码器，他们分别为p m o s 负载解码器【11 】和c m o s 解码 器。解码器的输入是从a 0 到他1 ，输出为字线。当行解码器选择了某条字 线，这条线上所有的单元都会激活。应当注意，在p m o s 负载解码器中，地 址线仅连接n m o s 晶体管；而在c m o s 解码器中p m o s 和n m o s 晶体管都 连接有地址线。因此，由p m o s 负载解码器产生的地址线负载电容仅为由 c m o s 解码器产生的一半左右。所以p m o s 负载解码器能获得更短的延时时 间。同样，虽然c m o s 解码器没有静态电流，但是它会占用更大的面积。 v d d 垒叫 u 剑 v d d ( a ) p m o s 负载解码器( b ) c m o s 解码器 图2 6 静态行解码器 9 1 0 基于9 0 纳米工艺静态存储器的测试方法学 动态时钟控制解码器也可以用于对字线的解码。图2 7 显示了两个动态行 解码器。通常来说，这种结构的版图面积比起零静态电流的结构更加小。图 2 7 ( b ) 中解码器 1 2 】的工作方式是这样的：在预充电期间，q l 晶体管开启对 并联的地址解码晶体管充电。如果所有的地址位，a o ，a k 1 是零，q 6 管将w l 线置为1 。传输门的使能信号e n 会在所有地址线稳定后有效，之 后解码器就选择了相应的字线。 v d d ( a ) 简单解码器 ( b ) 改进的c m o s 解码器 图2 7 动态行解码器 列解码器会选择b 位字线。针对不同的存储器使用不同的列解码器。图 2 8 ( a ) 显示了一种树形解码器，它用于单端存储器，这种存储器仅有一条供读 第二章存储器的结构 写操作的位线。这种电路很简单，但是他的速度也是很慢的。图2 8 ( b ) 显示 了另一种列解码器【1 3 】，它基于图2 6 中的p m o s 负载解码器。解码器的输 出连接一个反向器，这个反向器会放大输出信号，之后将信号作用在列开关 晶体管上。这个电路同样占用很少的电路面积。 v d d s e l e c t 璺q ! 垡虫旦。i 剑 a l j ( a ) 树状解码器 b l l ( b ) 基于p m o s 负载的解码器 图2 8 列解码器 读，写电路 选择了字线和位线后，根据单端存储器单元的结构，电路需要对单元进 行读写操作。图2 9 显示了典型的读电路。电路( a ) 由一对反向器和一个带写 1 2 基于9 0 纳米工艺静态存储器的测试方法学 控制输入信号的传输门组成；电路( b ) 由一对n a n d 门组成。在b l 和肚上 会出现将要写入的数据。 ( a ) 基于反向器的电路( b ) 基于n a n d 门的电路 图2 9 存储器写电路 读电路比写电路更复杂，并且根据存储单元的不同分为单端和双端输 出。除此之外，也可以根据转换信号为电压或电流的不同来分类。图2 1 0 显 示了两个不同电压模式的放大器，分别是单端p m o s 差分放大器和双端 p m o s 交叉耦合放大器【1 1 】。 ( a ) 单端输出感应放大器( b ) 双端输出感应放大器 图2 1 0 电压模式感应解码器 在电路( a ) 中，当b l 上的数据是1 时，晶体管m 1 开启，晶体管q 2 驱动 输出端为1 ；而当b l 上的数据是o 时，晶体管m 2 开启，并将输出端驱动为 0 。电路( b ) 中，输出端o u t 和o u t 的电压由q 1 管和q 2 管控制，因此加速输 出电压转换。 电流型放大器会比电压型工作的更快一点。图2 1 1 显示了两种电流型放 大器：双端电流镜放大器【1 3 】和混合电流放大器【1 4 】。因为双端电流镜放大器 有速度快、增益高及输出电压稳定，它得到了广泛的应用。 第二章存储器的结构 1 3 ( a ) 双端输出电流镜放大器 ( b ) 混合电流放大器 图2 1 l 电流模式感应解码器 2 3 双端口存储器 双端口存储器有两个可以同时独立达到存储单元的通道。下面将介绍双 端口存储器的功能模型和电气模型。 1 4 基于9 0 纳米工艺静态存储器的测试方法学 2 3 1 双端口存储器的功能模型 通过增加端口的地址线、数字线、芯片使能线和每个端口的解码器( 如图 2 1 2 ) ，可以将单端口存储器的功能模型转为双端口存储器的功能模型。此 外，每个端口都可以有只读端口、只写端口或读写端口。只读端口只能进行 读的操作；只写端口只能进行写的操作；读写端口能同时进行读和写的操 作。总的端口数是p = 只读端口+ 只写端口+ 读写端口。 双端1 ：3 存储器由存储单元，每个端口的两个地址解码器，两个读或写电 路，两个数据总线和其控制电路组成。并通过两条地址线，两条数据线，两 条读写线，两条芯片使能线和电源线同外界相连。 图2 1 2m p 存储器的功能模型 除了用两个端口控制p 个同步的操作之外，双端口存储器的操作与单端 口存储器是一样的。然而，同步双端1 3 操作会引起很多奇怪的内部操作。例 如，在同一时刻会对某个字进行读写操作，多个端口会同时对某个字进行写 操作，从而会得到不同的数据。这样就需要使用端口优先级：多个端口可以 同时指向一个存储单元，写入不同的数据，但是只有具有最高优先级的端口 能真正实现成功写入。 2 3 2 双端口存储器的电气模型 双端1 ：3 存储器由两个完全相同的端口和一个存储单元阵列组成。每个端 口的电路与单端口存储器相同。也就是说，在2 2 2 节中介绍的地址解码器和 第二章存储器的结构 1 5 感应放大器同样可以用于双端口存储器。然而，存储单元阵列需要为支持多 通道而做一定的改变。接下来，我们将介绍双端口存储单元的结构。除此之 外，会讨论两种专门用于双端口存储器的感应放大器。 2 3 2 1 双端口存储单元结构 根据双端口存储单元端口的类型，它们可以分为： 存储单元的端口是双向读写端口：存储单元的所有端口都是双向读写类型 的。就是说，每个端口能用来对一个单元进行读写的操作。此外，这些单元 用相同的位线进行读和写操作。 存储单元的端口是单向只读或只写端口：存储单元的所有端口都是单向只读 或只写类型的。例如，有些位线仅用于读取数据，有些位线仅用于写数据。 存储单元的端口是混合类型的端口：单元不仅有双向读写端口，也有单向只 读或只写端口。操作能通过单个途径，也能通过相互独立的途径。一些位线 只用于读或写，也有一些位线可以进行双向的读写操作。 接下来，将分别讨论每一种类型： 双向读写端口单元 图2 1 3 显示了三个双向读写端口单元，这些单元有两个读写通道。图 2 1 3 ( a ) 显示了差分寻址双端口单元 1 5 】。这个单元包括独立差分端口的并行 扩展。每个端口有位线b l 和b l ，这样可以使用差分的感应放大器。除此之 外，每个基本的四管存储单元有两个传输晶体管加在其端口上。因为字线和 位线的互联比较复杂，以及每个端口上额外增加的两个晶体管，这个单元需 要更多的面积。 图2 1 3 ( 协显示了单端双端1 ：3 存储器单元 1 6 1 。这时，对于每个读写端 口，基本的四管单元只用了一个传输管。因此，存储芯片的面积可以达到最 小。然而，因不能使用差分感应放大器的原因，其性能比差分寻址单元低了 很多。 ( 矗) 差分寻址m 单元 1 6 基于9 0 纳米工艺静态存储器的测试方法学 ( b ) 单端m p 单元 ( c ) 成对端口m p 单元 图2 1 3 普通双端口存储器的读写电路 图2 1 3 ( e ) 显示了成对端口单元( t w i n - p o r tc e l l ) 1 7 ，这一结构使用了互补寻 址器件。除此之外，端口的对称结构也同单元的对称结构匹配。因为每个端 口可以在不影响其它端口的情况下对一个单元进行寻址，甚至可以两个端口 对同一个单元寻址，所以成对端口单元能更有效的利用c m o s 互补结构的优 点。读操作之前要对单元进行互补的预充电，例如，将位线b l n 预充为高而 位线b l p 预充为低。如果读取由m 3 和m 1 组成的端口沟道传输管) ，并且 保存的数据是1 ，则m 6 会导通，并将位线b l p 充电至高电位。但如果保存 的数据是0 ，m 6 源和漏都是v s s ，则m 6 将截止。由m 4 和m 2 组成的端口 ( n 沟道传输管) 的读操作和另一个端口类似。值得注意的是，可以用差分的 感念来理解图2 1 3 ( c ) 中的电路。 第二章存储器的结构 ( a ) 通过增加额外的晶体管来减小单元负载的电路 ( b ) 使用反向器来减小单元负载的电路 图2 “双端口存储单元分的立读写电路 独立读写端口单元 图2 1 4 显示了两个独立的读写双端口存储单元。图2 1 4 ( a ) 【1 8 】显示了有两 个只读端口和两个只写端口的四端口存储单元。读取数据只用了一根位线， 而另一根单独的位线用来写入数据。值得注意的是，对于存储单元而言写入 的数据是反向的，并且一般有独立的只读只写端口。因为附加的晶体管m 7 和m 8 ，使读操作时存储单元只有很小的负载，所以这样的结构具有最优的 电学特性。但缺点是占用很大的面积。 图2 1 4 ( b ) 1 9 显示了另一种双端口存储单元，它是使用独立的只读只写端 口实现的方案。此电路有四个端口：两个只读端口和两个只写端口。读和写 的操作都使用了单一位线的方案。在读操作时驱动位线的电路是单向的，例 如，晶体管m 7 和m 8 组成的反向器。忽略位线上的电容或有效的端口数， 由于位线的容性耦合，节点n 上的电压变化不会对存储单元造成影响。 1 7 1 8 基于9 0 纳米工艺静态存储器的测试方法学 ( a ) 差分和单端寻址电路 v d d ( b ) 电流和典雅模式寻址电路 图2 1 5 混合端口m p 存储单元 混合读写端口单元 图2 1 5 显示了两种不同的双端口存储器的混合端口。图2 1 5 ( a ) 所示电路 由一个双端口存储单元，两个只读端口和一个读写端口组成 1 6 】。每个端口 有一个独立的位线来读取数据。因此，需要使用单端感应放大器。写操作是 通过将两条字线w l l 和w l 2 同时驱动为高来实现的。并在b l l 和b l 2 上驱 动d a t a 和d a t a 。值得注意的是，这个单元结合了图2 1 3 ( a ) 中的读结构来 减小位线数量和图2 1 3 ( c ) 中的写结构来加速写操作。另一种双端口存储单元 的实现方式如图2 1 5 ( b ) 【2 0 l 。这个低功耗电路由一个读写端口和一个只读端 口组成。读写端口基于电压寻址模式( 位线b l l 和b l l ) ，只读端口是基于电 流寻址模式( 位线b l 2 ) 。 第二章存储器的结构 1 9 2 3 2 2 双端口存储器的感应放大器 这一部分会介绍两个专门为双端口存储器设计的感应放大器。一个是电 压感应模式放大器，它基于一个虚拟单元【2 1 】，另一个是电流感应模式放大 器，它基于电流方向感应 2 2 】。 图2 1 6 显示了电压感应放大器。这个电路使用虚拟单元来产生一个参考 电压，此电压用于差分感应放大器，目的是实现单端双端口存储器的高速采 样。当内部时钟变低时，对读取位线r b l 和虚拟位线d b l 进行预充电。当 时钟为高时，同时选择虚拟单元和双端口存储单元。之后，将差分信号送入 预放大器，预放大器很快地将差分信号放大到一定的电平，从而使主放大器 工作在最有效的感应区，最终信号由差分放大器采样。 图2 1 7 显示了基于电流方向感应的电流模式感应放大器。它能减小对单 端双端口存储单元的寻址时间，且不需要参考电压。这个电压在电流方向感 应电路的输入端用i n t 来表示，并维持在一个中间的电压水平。当输入是一0 时，电流将从i n t 拉出，而当输入是1 时，电流会从i n t 灌入。电流方向感 应电路通过产生同第二级放大器不同的差分输出，对这些激励产生反作用。 第二级放大器按顺序分别将这些差分电压放大到c m o s 的工作电平。 图2 1 6 基于虚拟单元的电压模式感应放大器 p l i f l e r 第二章存储器的结构 2 l 图2 1 7 基于电流方向感应的电流模式感应放大器 第三章存储器的功能失效 第三章存储器的功能失效 本章以完整的单端存储器失效模型作为开始。这些模型可分为存储单 元阵列失效，地址解码失效和读写逻辑失效。然后会详细分析存储阵列失 效的模型，并将其分为强失效和弱失效两种。之后将介绍双端口存储器的 失效模型。 3 1 单端口存储器的功能失效 2 3 为了进行功能测试且不会丢失有用的信息，可以将图2 4 的模型简化到 三个模块。如图3 1 所示，这三个模块分别是：存储单元阵列，地址解码 器和读写逻辑 2 3 2 4 】。因此，单端口存储器的功能失效可以分为：存储 阵列失效0 v t c h f s ) ，地址解码失效( i f s ) 和读写逻辑失效，这些失效在图 3 2 中显示了。其中存储器阵列失效还可细分为：单个单元的失效，两个 单元相互间的失效和k 个单元间的失效；地址解码失效分为：无寻址失效 和重复寻址失效。 a d dr e s s e s p | a d 怕s s d e c 。a e r m e m o r yc e l l l a r r a yi | r e a d w - 。g i c d a 协 图3 1 s p 存储器简化的功能模型 2 4 基于9 0 纳米工艺静态存储器的测试方法学 图3 2 s p 存储器失效分类 3 1 1 单端口存储器的阵列失效 为了能更简单的描述存储器的阵列失效，会用到下面的符号： 0 表示存储单元的逻辑是0 。 1 表示存储单元的逻辑是1 。 x 表示存储单元的逻辑是x ，x 0 ，1 ) 。 个表示0 到l 的转换。 表示1 到0 的转换。 8 表示相反的转换，比如个或转换。 r 0 表示对存储单元进行读取0 的操作。 r 1 表示对存储单元进行读取1 的操作。 w 0 表示对存储单元进行写0 的操作。 w l 表示对存储单元进行写l 的操作。 v 表示任意的一种操作；v 个，少，w 0 ，w l ，r 0 ，r l 。 表示一种失效。 ( o f v ) 表示单个存储单元c v 的失效。 f 表示单元失效的值，f 个，小，0 ，1 ) ；s 表示感应失效的条件， s 个，w 0 ，w l ，r 0 ，r l 。 表示包括m 个存储单元的失效 s l ，s 2 ，s m - i 表示感应失效的条件；s i 个，山，8 ，w o ，w l ，1 0 ， r 1 ) ；例如，对第c a l 到c 胁1 个单元操作的失效会感应在c v 。 此外，本文中还使用了下列术语： 失效类型：描述一种抽象的失效模型，例如s t u c k a tf a u l t ( s a f ) 。 第三章存储器的功能失效 2 5 失效子类型：描述失效类型的具体形式；例如s t u c k a t o ( s a 0 ) 或s t u c k - a t 1 ( s a l ) 。 失效种类：描述一组包括相同存储单元的失效类型。 失效子种类：描述一种失效种类中有相同特性的失效类型。 失效：指一种失效类型或子类型。 s p m c a f i f a u l t si n v o l v i n g f a u l t si n v o l v i n gf a u l t si n v o l v i n gk s i n g l ec e l l ( s p f l s ) t w oc e l l s ( s p f 2 s ) c e l l s ( s p f k s ) 谋( c a ) s 1 ，s 2 。s a ，s k - 2 ；f 图3 3s p 存储器阵列失效 如图3 3 所示，s p 存储器阵列失效( s p m c a f s ) 能分为下列失效类型： 单个存储单元失效( s p f l s ) ，两个存储单元失效( s p f 2 s ) 和k 个存储单元失 效( s p f k s ) 。s p f l 失效的特征是检测失效的存储单元与失效发生的存储单 元是同一个。s p f 2 失效的特征是对第c a 存储单元进行的操作会在第c v 存 储单元检测到失效。s p f k 失效的特征是当k - 1 个单元处于某个状态时，会 在c v 单元检测到失效；或者当k 2 个单元处于一个状态，并对第c 。单元 进行操作时，在c v 单元检测到失效。 3 1 1 1 包括单个单元的s p f s ：s p f l s 单个单元失效限制在存储单元阵列的某个单元。它由如下的失效类型 组成： 阻塞失效( s t u c k a tf a u l ts a f ) ：阻塞失效单元或线的逻辑值通常是 0 ( s a 0 失效) 或i ( s a l 失效) 。这些单元一直处在状态o 或状态1 ，不会变为 相反的状态。图3 4 ( a ) 显示了s a 0 失效的状态图，图3 4 ( b ) 显示了s a l 失 效的状态图。s a x 失效用符号来表示就是 ，x e o ，l 。 2 6 基于9 0 纳米工艺静态存储器的测试方法学 w 。( 二w 1w 。( 二j 二矽w 1 o ) s a 0 失效( b ) s a i 失效 图3 4s a f 的状态图 s t u c k - o p e n 失效( s o f ) ：s t u e k - o p e n 失效是指某个存储单元不能寻址的 情况。例如，由于字线的开路或是字线与v s s 相连 2 6 】的情况。当对一个 存储单元进行读操作，差分感应放大器需要感应出两根位线电压之间的差 别。在s o f 失效中，所有字线都会有相同的电平，结果感应放大器的输出 值取决于其具体的实现。 如果存储单元只有一个输入端口，s o f 失效往往会产生一个固定的输 出值，因此会表现为s a f 失效的形式。但是，如果感应放大器是基于锁存 器形式的，它会提供最后一个读操作的值。s o f 失效用 来表示，根 据存储器工艺的不同，这里的o 可以是0 ；1 ；任意的值，期望的值，或 最后读取的值。 转换失效t r a n s i t i o nf a u l t ( t f ) ：在写操作时，把某个单元不能完成从o 到1 的转换的失效称为上升转换失效；类似的，把某个单元不能完成从1 到0 的转换称为下降转换失效。这种失效可能是由于多晶硅层盖住了扩散 区，导致额外的寄生