第九章集成电路设计技术与工具

集成电路设计技术与工具,第九章集成电路模块级设计,内容提要,9.1引言9.2数字逻辑电路模块级设计9.3模拟电路模块级设计9.4IP设计简介9.5本章小结,9.1引言,随着集成电路规模和设计复杂度的不断提高，采用人工或半自动设计方法必然存在着设计效率低、设计周期长的问题。并且随着集成电路规模的不断扩大，基于晶体管级的电路仿真变得越来越困难，尤其是对于模拟集成电路而言，不仅电路的仿真过程变长而且仿真的收敛性也变差。为了提高设计效率、缩短设计周期，可以首先将复杂的电路划分为若干模块，各个设计小组按照统一的标准并行设计各自的模块，然后分别完成各个模块的晶体管级电路仿真和版图验证，最后在此基础上完成整个系统的集成。,9.1引言,这种将复杂的集成电路分为多个较小的模块来处理的方法是集成电路模块级设计方法的空间含义。其优点是：由多个设计小组协同完成一个复杂的设计，发挥了群体的作用，为实现更为优化的电路设计提供了条件。集成电路模块级设计方法还有时间的含义。这就是把一些基本的、常用的电路模块预先按一定的规则设计出来并经过工艺验证，供本人、本设计团队或其他设计团队在需要时调用。其优点是：知识重用、成果共享、节省人力、节省时间和减少风险。纵上所述，集成电路的模块应该具有这样的特征：功能相对独立、能够完成一种基本功能、具有可重用性。,9.1引言,集成电路的模块也基本上可以分为数字电路和模拟电路两大类。由于模拟信号和数字信号的分析处理方法不同，相应地，它们在晶体管级的设计分析方法也有所不同。在模块级，模拟和数字集成电路设计分析方法的差别更大。模拟集成电路的模块级设计技术目前还不够成熟，而数字集成电路由于可以方便地抽象出逻辑门、加法器、寄存器、算术单元等不同类型的逻辑单元，这种抽象极大地促进了数字电路的自动化设计进程，其模块级和更高一层次的系统级设计技术已经相当成熟。,9.2数字逻辑电路模块级设计,9.2.1、模块级宏模型设计好的晶体管级数字电路可以首先被简单抽象为：对所有的输入执行逻辑运算来产生一个或多个输出。例如：,二输入与非门,晶体管级CMOS反相器,二输入或非门,传输门,晶体管级的数字逻辑电路输入输出电平的变化可以被抽象为高一级别的布尔代数描述，表现为功能相对独立并且具有一定功能的模块。这些模块不再涉及具体的晶体管连接，也不再关心电路结构，只是对电路逻辑行为的抽象，这就是数字逻辑电路的模块级宏模型。用逻辑函数来描述的宏模型属于行为级宏模型。不论数字电路各模块的规模大小如何，其模块划分的基本原则是：各功能模块之间的连线尽可能少、接口清晰、规模合理、便于独立加以性能描述和应用。,9.2.2、宏模型的电气特性,模块的一阶特性描述只考虑模块最基本的功能，不反映模块的电气特性和其他物理特性，例如，对非门电路来说，并没有考虑其上升时间、下降时间、延迟时间、电源电压、逻辑电平、功耗和面积等性能。模块的二阶特性描述包含电气特性的模型。在完成逻辑功能抽象的同时，还给出电路的驱动能力、漏电流功耗、面积、一定负载时的上升/下降时间等信息。这就需要采用VHDL或Verilog两种数字电路硬件描述语言来描述这些电特性。,9.2.3、版图布局与布线,大规模的数字集成电路一般可以采用基于标准单元库的自动布局布线来完成版图设计。中小规模或速度和面积需要特别优化的数字电路，可以或必须采用手工的版图设计方法完成模块级版图设计。采用层次化的版图设计方法，调用各设计好的门电路版图，然后进行布局和布线。注重版图的规整性。版图中的各单元应该尽可能地排列规整,9.2.3、版图布局与布线,一个加法器的布局规划,布局时还要考虑的一点就是为布线预留空间。通常的设计是，将前后互联的模块排成一行，行之间预留布线通道。这样，不相邻模块之间以及不同行中的模块之间通过预留布线通道实现互联。行之中相邻两模块之间的电源和地线直接对接，信号线也尽可能直接对接。如果待互联的两信号端点不在同一水平线上，两端点间的连接优选直线而不用直角折线。其原则就是尽可能缩短高速信号互联线的长度。,9.3模拟电路模块级设计,基本的数字逻辑电路可以通过布尔代数来描述输入输出间的关系，但模拟电路就无法找到这样一种统一的描述方法，因此，其电路功能的抽象描述相对数字集成电路而言要困难得多。对于不同类型的模拟电路，通常处理的方法也不一样。下面从模拟电路的线性特征和非线性特征两个方面来讨论如何将设计好的晶体管级模拟电路抽象成高一级别的宏模型。,9.3.1、线性电路宏模型,线性模拟电路，如小信号放大器、运算放大器等，可以通过构造二端口或多端口等效网络的方法实现从晶体管级到模块级的抽象。这种端口等效网络可以借助于SPICE程序中的四种受控源来加以描述。虽然电路的描述方法还是基于SPICE的，但它关心的不再是网络内部晶体管级的电路拓扑、器件参数等具体细节，而是采用诸如Y参数和Z参数等端口网络参数从宏观角度来描述电路的功能，所得到的宏模型属于构造法宏模型。,一、线性电路宏模型,与数字电路宏模型类似，模拟电路的宏模型描述也有一阶模型和二阶模型之分。一阶模型反映模块重要功能的性能参数。二阶模型在某些情况下可以忽略的性能参数。,根据一阶模型，无法得到其共模抑制比、带宽、建立时间等重要特性。因此包括CMRR、电源抑制比（PSRR）、高阶零极点传递函数、压摆率、噪声源、输出电压范围、功耗等参数的模型可认为是运算放大器的二阶模型。,运算放大器一阶模型示例,9.3.2、非线性电路宏模型,非线性模拟电路包括非线性功率放大器PA、压控振荡器VCO和混频器等。以VCO为例，当完成晶体管级的设计后，无论是环形VCO还是LCVCO，理想情况下，VCO输出的信号频率是控制电压Vcont的线性函数：,FR为VCO的“自由振荡”频率，单位为rad；KVCO为VCO的“增益”，单位为rad/(sV),在锁相环路中，压控振荡器输出对环路起作用的不是瞬时角频率而是它的瞬时相位，而相位是频率对时间的积分。,压控振荡器在锁相环路中起了一次积分作用，被称为锁相环路中的固有积分环节。,当不考虑VCO的相位噪声等二阶特性时，其一阶模型为：,这个例子说明，非线性模拟电路虽然不能够像线性模拟电路那样，通过线性元件构造等效电路的方法实现从晶体管级到模块级的抽象，但可以使用数学函数对其行为进行抽象，所获得的宏模型属于行为级宏模型。,9.3.3、版图布局与布线,一个好的模拟集成电路版图可以将串扰、失配、噪声等效应减至最小。无论模块级还是晶体管级的版图设计对实现系统的设计要求都是至关重要的。晶体管级的版图设计主要侧重于器件的版图设计和布局布线，模块级的版图设计主要侧重于各模块的布局以及模块间的连线。,模块级的模拟电路版图设计首先要了解各模块的特点，是大信号还是小信号、高呀大功率还是低压小功率以及大电流路径还是小电流路径等关键问题。然后再进行合理的布局分割，对敏感的模块通过加保护环、PN结隔离等措施加以保护。在数模混合信号电路的版图布局中，通常将比较器、输出缓冲放大器等大摆幅模拟电路布置在模拟和数字电路之间。数字电路应该根据速度和功能进行划分。数字输出缓冲器通常要高速驱动电容负载，应远离敏感模拟节点。低速和高速数字电路应依次布置在不敏感模拟电路和数字输出缓冲器之间,数模混合IC版图布局示例,图中敏感模拟电路尽可能远离了数字输出缓冲器，而最不敏感的模拟电路临近与干扰最小的数字电路,当模拟电路和数字电路设计在同一衬底上时，还需要考虑电源线和地线的布线。通常，数字和模拟电路采用各自独立的电源和地线管脚可以达到最好的抗干扰效果，减小耦合噪声。,数模混合IC的电源和地布线,上图中，通过使用单独的压焊点和管脚，使模拟和数字电路完全分离。在这种方法依赖于是否有额外可用的管脚和焊盘，这些分离的电源和地在外部应该连接在一起同一衬底上的模拟电路和数字电路各自使用一个独立的外部电源是不合理的，因为这两种电路在上电时不可能做到完全同步，这样容易引发闩锁效应,9.4IP设计简介,IP（IntellectualProperty）的含义是“知识产权”，是目前集成电路设计中的一种新概念。通常讲的IP核（IPCore）是指已经设计优化好、经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。不同的用户可以通过直接调用这些模块来完成各自的系统设计，这样就大大减轻了设计工程师的负担，避免了重复劳动，提高了设计效率，缩短了产品进入市场的周期。,9.4.1、IP的发展,最初，各工艺加工厂为扩大业务，便以精心设计并经过工艺验证的标准单元吸引IC设计师，向他们免费提供数据资料。如今的IP已经成为IC设计的一项独立技术，成为实现SOC设计的技术支撑，成为ASIC设计方法学中的学科分支。,从集成规模上说，现在的IP库已经包含了诸如8051微处理器、数字信号处理器(DSP)、MPEG-III等数字信息压缩/解压器在内的各类IC模块。如今的微电子技术已经具有实现系统集成的功能，因此这些IP便以“核”(Core)的形式嵌入到ASIC和SOC中。从IP设计的来源上说，单纯靠工艺厂设计IP模块已不能满足系统设计师的要求。在市场的驱动下，目前已经有许多集成电路设计公司从事IP核的设计、开发和营销工作。,9.4.2、IP设计的层次,IP内核模块有行为（Behavior）、结构（Structure）和物理（Physical）三种不同级别的设计。对应有主要描述功能行为的“IP软核（SoftIPCore）”、完成结构描述的“IP固核（FirmIPCore）”和基于物理描述并经过工艺验证的“IP硬核（HardIPCore）”三个层次。相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。,IP软核通常是以某种硬件描述语言（HDL）文本提交给用户。该软核已经过行为级设计优化和功能验证，但其中不包含任何具体的物理信息。根据HDL文本，用户可以综合出正确的门电路级网表，并可以进行后续的结构设计，具有较大的灵活性，可以很容易地借助EDA自动综合工具与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器件。,IP硬核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩膜版图和全套工艺文件，是可以直接使用的全套技术。与软核相比，利用硬核进行集成电路设计受到的限制多，但是容易一次流片成功，其进行知识产权的保护也较简单。,IP固核的设计介于软核和硬核之间，除完成了门电路级综合和时序仿真等设计环节外，还完成了IP硬核所有的设计。一般以门电路级网表形式提交给用户使用。另外从功能上划分有嵌入式IP核和通用IP核。嵌入式IP核指可编程IP模块，主要是CPU与DSP。通用