基于D触发器的异步八进制计数器设计.doc

深圳职业技术学院Shenzhen Polytechnic集成电路设计技术课程设计报告课题名称：基于D触发器的异步八进制计数器设计学院：电子与通信工程学院班级：11微电子1班组员：学号：指导老师：2013年6月21日摘要计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件Tanner EDA 7.X，对异步复位八进制计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。【关键词】计数器 版图设计 DRC LVSAbstractThe counter is a digital system the timing of the most widely used one of logic components, the so-called counter is to calculate the number of input pulses. Tanner Research has developed a Windows-based platform for integrated circuit design tools Tanner EDA 7.X, for asynchronous reset chip octal counter schematic design entry, simulation and layout, DRC and LVS verification verification【Keyword】counter layout DRC LVS课程设计报告卢宣异步八进制计数器目录绪论1一、Tanner EDA软件介绍2二、异步八进制计数器设计32.1异步八进制计数器逻辑图设计32.1.1状态图以及激励表32.1.2异步清零D触发器原理图42.1.3八进制计数器逻辑图52.2原理图仿真52.2.1异步清零D触发器原理图仿真52.2.2八进制计数器原理图仿真6三、异步八进制计数器版图设计73.1集成电路版图设计规则73.2异步清零D触发器版图设计73.3异步八进制计数器版图设计8四、DRC验证和LVS验证94.1DRC验证94.2 LVS验证10小结11参考文献资料11附录112绪论当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片上。今天，版图设计是在一个不断变化的环境中进行的。软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。所有这一切变化已使该行业成为一个另人感兴趣的行业，但不应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。因此，版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。 本文介绍的是基于D触发器的异步八进制加法计数器设计。输入信号为时钟信号（上升沿触发）和异步复位信号（高电平有效），输出信号为Q0Q2的计数信号（000111）以及count进位信号。该计数器只要输入时钟信号和异步复位信号就能自启动和自动循环计数。该八进制计数器设计流程如图1.1所示。设计要求 原理图的设计与绘制原理图仿真LVS验证 版图的DRC验证版图设计图1.1 集成电路设计流程12一、 Tanner EDA软件介绍Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。本次设计采用的是Tanner EDA 7.X 版本的软件，原理图及仿真采用其中的S-Edit，T-Spice和W-Edit工具，版图的设计和设计规则检查采用的是L-Edit工具，最后的LVS验证采用的是LVS工具。二、 异步八进制计数器设计按照题目的要求设计一个八进制加计数器，即三位二进制加计数器，则可用D触发器完成设计。其中输入控制信号Reset，输入时钟信号CLK，输出信号Q2 Q1 Q0 count，时钟信号上升沿触发。首先明确其功能并得出状态图，再根据状态图写出其激励表并得出相关的激励方程，进而画出电路图，最后根据电路图画出对应的版图。2.1 异步八进制计数器逻辑图设计逻辑图和电路图设计，先写出激励表再列出激励方程进而得到电路图。2.1.1 状态图以及激励表按照要求，计数器的状态由时钟上升沿控制，从000到111共八个状态，其中从111状态跳转到000状态时count输出高电平。故可得出计数器的状态图如图2.1.1所示。图2.1.1 八进制计数器状态图由图1.1.1可列出八进制计数器的激励列表，且对于某一输出，当其状态不发生反转时可取其时钟为“0”。激励表如表2.1.1所示（注：表中为触发器输出信号，为触发器输入信号，触发器时钟信号，C为进位信号）。表2.1.1 异步八进制计数器激励表C000X0X0110010001X011010100010X0X01101100111101011000100X0X0111010101X011011100110X0X0111110111X0X0010001根据上表可写出激励方程和时钟方程 2.1.2 异步清零D触发器原理图D触发器是一种延迟型触发器，在时钟脉冲的作用下，它能把从D端输入的信号同相位地传送到输出端，只是信号从输入到输出要延迟一段时间，这段时间一般不会超过时钟脉冲的一个周期。异步清零D触发器原理图如图2.1.2所示。图2.1.2 异步清零D触发器原理图端口描述：D信号输入；RST异步清零，高电平有效；CLK时钟信号；输出：Q NQ。 工作原理：该触发器为主从式异步清零D触发器。若RST输入信号为低电平，当时钟处在低电平时左上和右下传输门导通，主触发输入端D开始接受输入信号，右上及左下传输门不导通Q及NQ端输出为“0”和“1”；当时钟上升沿到来时左上和右下传输门不导通，左下和右上传输门导通，之前接受的信号锁存输出，即Q和NQ的输出波形保持不变。当清零信号输入端“RST”的输入信号为“1”时，两个或非门的输出会变为“0”则主触发锁存的信号被清零，输出端的信号也被清零且清零不受时钟控制，即为异步清零。2.1.3 八进制计数器逻辑图据方程得知我们所用的D触发器的连接方式，其中根据D2 D1 D0 可知道本电路需要用到三个D触发器，而且每个D触发器的“非”输出都接到自身的D输入，时钟脉冲除第一级时钟接到时钟输入信号外其余的都接到前一级的“非”输出。当计数到“111”后计数器进行进位，输出C为“1”，而且此动作要与CP脉冲同步，则此功能使用三输入与门和D触发器来实现。根据输入输出方程得出八进制加法计数器的逻辑图如图2.1.3所示。图2.1.3 异步八进制计数器逻辑图逻辑图端口描述：输入控制信号： RESET实现异步清零；输入时钟信号： CLK输出信号： Q0 Q1 Q2；输出进位端：count实现计数进位。2.2 原理图仿真当原理图建立好之后，要验证其连接是否正确，只需要看其能否实现对应的功能。因此需要我们对原理图进行仿真，并通过仿真波形图来查看该原理图是否正确。本次仿真使用的是Tanner EDA的T-Spice和W-Edit。2.2.1 异步清零D触发器原理图仿真D触发器的仿真波形如图2.2.1所示。图2.2.1 异步清零D触发器仿真波形如图2.2.1所示，当时钟上升沿到来时输出跟随输入变化，当清零端信号为高电平时不管时钟沿是否到来输出均为低电平。该结果符合设计目标。2.2.2 八进制计数器原理图仿真八进制计数器仿真波形如图2.2.2所示。图2.2.2 八进制计数器仿真波形如图1.2.2所示，当时钟上升沿到来时，输出信号岁时钟由“000”开始计数一直计到“111”，且当“111”变为“000”时仅为信号输出“1”。当清零端信号为高电平时不管时钟沿是否到来输出均为低电平。该结果符合设计目标。三、 异步八进制计数器版图设计版图设计是根据电子电路的性能要求和制造工艺的水平，按照一定的规则，将电子线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路所用的阱、有源区、多晶硅、P+注入、N+注入、接触孔、通孔、多层金属连线等工序的几何图形。版图是一组复合图，即由上述各个工序的图形叠加而成。3.1 集成电路版图设计规则集成电路版图设计规则一般都包含以下4种规则：最小宽度：版图设计时，几何图形的宽度和长度必须大于或等于设计规则中最小宽度的数值。1） 最小间距：在同一层掩膜上，图形之间的间隔必须大于或等于最小间距。2） 最小包围：N阱，N+和P+离子注入区在包围有源区时，必须有足够的余量，以确保即使出现光刻套准偏差时，器件有源区始终在N阱，N+和P+离子注入区内。3） 最小延伸：某些图形重叠于其他图形之上时，不能仅仅到达边缘为止，还应该延伸到边缘之外一个最小长度。本设计采用的是Tanner EDA工具提供的简化模型参数（2um硅栅）设计规则，典型值如下：1.接触孔的大小为2m2m；2.有源区到阱边缘的距离不小于5m；3.接触孔与栅极的最小间距为2m；4.栅极的宽度不小于2m；5.栅极伸出有源的距离不小于2m；6.金属层1的最小间距为3m，金属层2的最小间距为4m。3.2 异步清零D触发器版图设计D触发器的版图采用两行结构，构成该触发器的器件有反相器、传输门和二输入或非门。在版图布局时将反相器和或非门放在中间，因为一根多晶直接延伸就容易形成栅极共用，源端或者漏端也可共用，这样就可以节省版图面积。传输门主要放在反相器及或非门的左边，方便时钟CLK的连接和前一级D锁存器到后一级锁存器的连接。这样就构成了D触发器的布局以及线路的连接。异步清零D触发器版图布局如图3.2-1所示。VDD非门传输门传输门非门或非门传输门传输门非门或非门GND图3.2-1 D触发器版图布局异步清零D触发器版图如图3.2-2所示。图3.2-2异步清零D触发器版图3.3 异步八进制计数器版图设计八进制计数器的总版图设计采用直接调用D触发器、反相器以及三输入与非门版图再连线的方法完成。总版图布局共分为3部分：左边的部分上面为进位处理D触发器，下面为Q2输出D触发器；中间部分上面为Q0输出D触发器，下面为Q1输出D触发器；右边部分为Q0、Q1、Q2输出信号到进位的处理部分，用三输入与非门和反相器构成。通过镜像功能使得所有器件能够共用一个地，电源分布在版图的上下两端，这样就完成了八进制计数器的版图的布局。然后再将版图中的输入输出端相连，并标出输出信号Q0，Q1，Q2,CLK端和输入控制信号RESET端，这样就构成了一个八进制计数器总的版图。结合异步八进制加法计数器原理图，为了减小芯片面积，为了使版图布局简单、布线简单，我们把版图设置为矩形，布局设计如图3.3所示。异步八进制加法计数器版图见附录1。VDDD触发器D触发器三输入与非门非门GNDD触发器 D触发器VDD图3.3 异步八进制加法计数器版图布局四、 DRC验证和LVS验证版图验证是指采用专门的软件工具，对版图进行几个项目的验证，包括版图是否符合设计规则、版图是否和所设计的电路图一致、是否存在短路、断路及悬空的节点。只有通过验证的合格的版图，才能用来制作光刻掩膜版。为了确保设计完成后流片成功，必须借助于计算机和EDA软件的强大功能，对版图设计进行高效而全面的验证。在本设计中，版图验证是八进制计数器版图设计中一个不可少的重要环节。集成电路常规验证的项目包括下列5项：（1） DRC（Design Rule Check）设计规则检查；（2） ERC（Electrical Rule Check）电学规则检查；（3） LVS（Layout Versus Schematic）版图和电路图一致性比对；（4） LPE（Layout Parasitic Extraction）版图寄生参数提取；（5） PRE（Parasitic Resistance Extraction）寄生电阻提取；在上述项目中，DRC和LVS是必须要做的验证，其余为可选项目。而ERC一般在做DRC是同时完成，并不需要单独进行。因此，本次将对DRC和LVS的验证方法进行详细的叙述。4.1 DRC验证DRC验证是指在生产掩模版图形之前，按照设计规则对版图几何图形的宽度、间距及层与层之间的相对位置等进行检查，以确保设计的版图没有违反预定的设计规则，能在特定的集成电路制造工艺下流片成功，并且具有较高的成品率。由于本次设计使用的是Tanner EDA提供的入门级简化版设计规则，DRC检查只需要按下L-Edit软件中的DRC按钮就可进行DRC检查。如图4.2-1所示，若出现DRC错误则按其提示进行修改，直至提示无DRC错误为止如图4.2-2所示。 图4.2-1 DRC错误提示图4.2-2 DRC检查通过4.2 LVS验证版图绘制完后，除通过设计规则检查（DRC）外，还要与原理图进行对比，以检查在版图中实际形成的电路的与原理图中的电路是否一致。实现 LVS 的步骤是首先让计算机根据提取规则识别出版图中型成的晶体管、电阻、电容等基本电路元件以及这些元件的连接关系，生成一个 SPICE 格式的电路网表，这个过程在L-Edit中称为提取（Extract）。然后将提取的网表与原理图生成的网表用LVS进行对比。为使计算机能够正确地进行提取，在上一章所设计的版图的基础上，我们还需要进行一些标注，使机器能够找到输入、输出、电源和地等端子，因为这些信息在版图中还没有反映出来。验证步骤如下：一、 标注端子（Pins）对于不同层的标注需要选择对应的层再点击“Port”按钮进行标注。二、 提取电路网表标注端子后，就可以进行提取操作了，点击菜单中的“Extract”,将会出现图5.2-2 所示的窗口，在不需要提取寄生参数时，直接点击“OK”即可。图5.2-2 LVS电路网表提取三、 LVS验证网表提取完成后就可以打开LVS软件进行版图和电路图一致性比对，先新建一个LVS