嵌入式系统设计PPT电子课件教案-第四章 存储系统设计.ppt

2019/4/7,1,嵌入式系统设计,天津大学计算机学院 车明,第四章: 存储系统设计,2019/4/7,2,4.1 存储系统概述 4.1.1 存储器分类 按工艺分类: ttl、mos、cmos 按位数和容量分类: (单个芯片) 1位：1kb、8kb、64kb、1mb、 、4gb 4位：2k*4b、 8位：1kb、8kb、64kb、128kb、 （ b = byte ; b = bit ） 1位、4位存储器芯片常用于pc机内存条；8位存储器芯片则常用于嵌入式系统。,2019/4/7,3,按存储方式分类: 只读 rom：非易失，高速读、低速写 只读存储器 rom：不可编程、出厂固化 可编程只读存储器 prom：可一次性编程 可擦除可编程只读存储器 eprom：可多次编程 紫外线擦除可编程只读存储器 uvprom：可多次编程，靠紫外线照射实现擦除 电可擦除可编程只读存储器 eeprom：可多次编程，靠较高电压电信号实现擦除 快闪存储器 flash memory：高速编程的eeprom（块编程技术）,2019/4/7,4,随机：ram 掉电失数，高速读写 静态随机存储器 sram：不需刷新，低容量 动态随机存储器 dram：需要刷新，高容量 同步动态随机存储器 sdram：与cpu使用相同时钟 双数据输出同步动态存储器 ddr：时钟的上升沿和下降沿都可以读出数据 集成随机存储器 iram：自带刷新逻辑电路的dram 非易失性随机存储器 nvram：断电后数据仍能保留的ram。（自带电池、fram） 由于flash memory性能的提高，目前也被归入nvram。但其精确的描述应该是nvm（non-volatile memory）,2019/4/7,5,4.1.2 存储系统的主要指标 存储容量 包括 rom 和 ram 各自的容量 读写速度 rom、ram 的速度与 cpu 的匹配 负载要求 地址、数据总线的驱动能力 功耗要求 所有存储器对电源的需求（作为系统对电源驱动能力要求的一部分，整个嵌入式系统的功耗应该统一考虑）,2019/4/7,6,常用存储器芯片的主要技术性能,2019/4/7,7,4.1.3 存储系统的设计步骤 存储空间的分配：rom、ram、io 存储器芯片选择：总线负载相关 确定译码方式：全译码、局部译码、线选 计算总线负载：必要时增加驱动电路 检查速度匹配：cpu与存储器 逻辑电路设计：eda工具（protel） 版图设计：eda工具（protel） 电路加工、调试：委托加工、调试工具（逻辑笔、示波器、逻辑分析仪）,2019/4/7,8,4.2 地址译码 存储器芯片的信号线包括：数据线、地址线、控制线。 例：8kb sram 6264 地址线：a0 - a12 数据线：dq0 - dq7 控制线： 片选：/e1、e2 读（输出允许）：/g 写： /w 电源：vcc、vss （ nc：无用管脚 ）,2019/4/7,9,处理器的地址总线一般多于存储器芯片的地址线，其多出的地址线称为高位地址线，对应芯片的地址线称为低位地址线。 如：mcs-51 单片机有16位地址线 其对应 6264 芯片的 a0-a12 为低位地址 其余 a13-a15 为高位地址 存储器芯片的地址线连接总线低位地址，总线高位地址通过译码，产生片选信号。,2019/4/7,10,4.2.1 全地址译码 对所有高位地址全译码：芯片访问地址唯一 通过对全部高位地址线译码，产生的某一个片选信号选中芯片，则该芯片在存储空间中的定位是唯一的。例：,2019/4/7,11,4.2.2 局部地址译码 对部分高位地址译码：芯片访问地址不唯一 通过对部分高位地址线译码，产生的某一个片选信号选中芯片，则该芯片在存储空间中的定位并不是唯一的。 在小型嵌入式应用中，只要存储空间够用，这种译码可以节省译码电路开销。,2019/4/7,12,直接线选：芯片访问地址不唯一 完全省略译码电路，直接用某一高位地址线（或其反相信号）作为片选信号选中芯片，该芯片在存储空间中的定位也不是唯一的 若能保证 a13-a15 在任意时刻至多仅有一位为零，则该系统最多可完成4个芯片的选择,或,2019/4/7,13,4.2.3 译码电路 译码方式： 译码器芯片译码：如 74138、74139 组合逻辑门译码：如 7404、7430、 rom 译码：利用 rom 存储器实现译码,2019/4/7,14,rom 译码 利用只读存储器也可实现译码功能： 作为译码器的 rom 总是被选通并允许输出的 rom 的地址输入端连接高位地址 rom 内存储的数据按译码要求编写 rom 的数据输出端即为片选信号 例：利用 16 * 1bit rom 译码,2019/4/7,利用译码保护软件 可以利用译码增加反汇编的难度：典型手段是将连续的代码周期性的分割成许多小段，各小段不连续的固化在不同存储器芯片上。 可以细化到每字节构成一个小段，甚至将一条完整的汇编指令分割开。 对 cpu 来说，代码是连续的，不影响执行。 而在每个存储器芯片上，代码是不连续的，通过读出存储器中的代码进行反汇编是不可能的；除非将它们重新连接起来。 rom 译码有较多地址输入线，实现本功能方便。 使用 pld 器件实现译码功能，使译码规则亦不可读，保护效果更好。,2019/4/7,16,rom 译码保护软件：实现举例 将代码分为每字节一小段，存放入4片程序存储器 2764（8k * 8bit nvrom）中。 使用 27s18（32 * 8bit rom）译码，将低位地址中的 a0、a1 与高位地址 a13 a15 均作为高位地址进行译码。 由于 a0、a1 的存在，可以让高位相同的地址分配到不同的片选上：,2019/4/7,17,4.3 ram 与总线的连接 4.3.1 sram 的连接 1）sram 存取速度匹配计算 若： 存储器芯片读写周期：tcyc 地址总线延时：tad (包括驱动、长度等延时) 数据总线延时：tdd (包括驱动、长度等延时) cpu 时钟周期：t cpu 用于总线数据读写的时钟数：n 则应有： 实际应用中，在上式基础上应再增加30%的余量。,2019/4/7,18,速度匹配计算：举例 用单片机 mcs-51 连接 sram 6264 mcs-51 的标准晶振为 12mhz，其时钟为晶振的二分频即 6mhz，则时钟 t = 167 ns mcs-51 的外部存储器读写指令需要 6 个时钟周期，其中 2 个用于锁存地址，其余 4 个用于总线读写，则 n = 4 6264 的读写周期 tcyc = 150 ns 一般嵌入式系统总线的典型延时： tad = tdd = 120 ns 则有： 结论：速度可以匹配。,2019/4/7,19,2）sram 负载计算 与总线负载计算对应，算法相同。 3）慢速 sram 的处理 某些 sram 速度过慢，无法匹配 cpu 速度时： 简单的办法可以降低 cpu 的频率 插入“等待”信号，让 cpu 的读写时钟数增加，但这需要支持“等待”信号的 cpu 为慢速 sram 设置单独的数据通道，增加地址、数据及控制寄存器，依靠软件来控制时序，总线仅直接与寄存器交换数据。 放弃慢速 sram，改变设计。,2019/4/7,20,4）sram 存储系统设计实例 用at89c51单片机连接2片6264静态随机存储器,2019/4/7,21,4.3.2 dram 的连接 dram 比 sram 体积小、功耗低、容量高 dram 连接中也要考虑 sram 连接中涉及的问题 速度、负载等 dram 的连接中还要考虑刷新问题 需要为 dram 设计刷新电路 许多 cpu 带有刷新逻辑 也可使用自带刷新功能的 iram 因为刷新电路较为复杂，在小型嵌入式系统中使用 dram 的情况并不多。,2019/4/7,22,4.3.3 多端口存储器 多端口存储器是指在一个存储体上有多个读写端口，可以支持多条总线同时访问的存储器。 pc机中显示卡上的存储器就是典型的双端口，由 cpu 通过一个端口传入显示数据，而显示卡上的处理器（gpu）通过另一端口读出数据进行显示。 嵌入式系统中，dsp 经常使用多端口存储器进行数据传送和处理，它使流式数据的传送和处理更加方便。,2019/4/7,23,使用单端口存储器配合一些控制逻辑，是可以实现多端口功能的。但目前已经出现了多端口的芯片产品，可以直接利用。 例：双端口存储器芯片 ds1609,双端口 sram、 a、b 两端口对称 256 * 8bit ad0 ad7 是地址、数据复用线 ce-片选、oe-输出允许、we-写信号,2019/4/7,24,ds1609 的工作时序 读出周期： 写入周期,2019/4/7,25,ds1609 的冲突裁决 当两个端口异步工作时，没有冲突产生，可以正常读写。 当 ds1609 的 a、b 两端口同时被访问时，ds1609 有如下裁决策略： 允许同时读出操作 允许一个端口写，另一个端口读 若读写是指向同一个存储单元，则读出的数据或者是旧数据、或者是新数据，而不会是 2 个数据的混合。 允许同时写不同的存储单元 不允许同时写相同的存储单元，这时必需额外的控制逻辑或软件参与管理。,2019/4/7,26,ds1609 的应用实例 8031 与 8088 通过 ds1609 交换数据,2019/4/7,27,4.4 rom 与总线的连接 rom 与 ram 存储器的应用差别是没有写操作 对 rom 的写入是编程操作，一般需要特殊的外部电压条件和操作时序。 4.4.1 eprom 以8kb uvprom 2764为例： 地址线：a0 - a12 数据线：d0 - d7 控制线： 片选：/ce 读（输出允许）：/oe 编程： /pgm 编程电压: vpp,2019/4/7,28,1）连接 与 ram 相同的时间、负载计算 除vpp、/pgm信号外，与 ram 的连接方法相同 2）编程 编程时要求 vpp 加载高电压（12.5v21v），具体数值依不同芯片型号的要求选定。 编程信号（/pgm）可以用普通 io 线连接 在读出数据时，编程信号保持高电平 在编程写入时，编程信号用软件复位、置位的方法产生负脉冲，其宽度由软件控制。 若无需编程功能，vpp、/pgm 可均接入 vcc,2019/4/7,29,编程时序和流程： 例二： at27c040 otp eprom 容量：512kb /e：编程信号 /g：输出允许 vpp：编程电压,2019/4/7,30,4.4.2 eeprom 1）典型芯片及连接 8kb eeprom at28c64 地址线：a0 - a12 数据线：i/o0 i/o7 控制线： 片选：/ce 读（输出允许）：/oe 编程（写）： /we 状态输出：rdy 电源：vcc、gnd 除 rdy 信号外，与 ram 的连接方法相同,2019/4/7,31,at28c64 的编程（写入） at28c64 编程逻辑在芯片内部，芯片本身通过一个缓冲区连接外部数据线 at28c64 的读出与 eprom、ram 相同 at28c64 的写入数据按总线时序首先进入缓冲区，随后启动内部编程并在1毫秒内完成，编程期间 rdy 信号为低电平（busy）。 芯片 at28c64x 的编程时间为 200 微秒 芯片 at28c64b 还支持页编程，其缓冲区为64字节的页，可一次连续接收64字节 写入1字节后150us无新数写入，则开始编程 每写入1字节后150us内继续写入新字节，最多可写入64字节数据，再开始页编程并一次完成。唯一限制条件是页地址是按64字节对齐的。,2019/4/7,32,2）串行 eeprom 采用串行方式输入、输出数据 一般使用 i2c 或 spi 总线进行数据传送 特点：接口引线少、体积小；速度慢、仅作外存 举例：x25043/45 芯片 512 x 8 bit 串行 eeprom 上电复位、低压复位、看门狗定时器功能 管脚： /cs ：片选 /wp ：写保护输入 reset ：复位输出 si、so、sck ：spi 总线,2019/4/7,33,x25043/45 的内部结构和控制指令,2019/4/7,34,x25043/45 eeprom 的读/写时序,2019/4/7,35,3）利用 ram 作 rom 通过为 ram 增加后备电池的方法使之成为非易失存储器，将其用作 rom 。 特点： 写入速度提高 代码保密性好 典型电路： 内置锂电池的 sram 芯片产品：nvsram ds2030、,2019/4/7,36,4.4.3 flash memory (闪存) 本质上是eeprom，特点是编程速度极快 flash 芯片按接口方式分有2类： 并行接口：提供 8 或 16 位数据 io 线 串行接口：提供 1-2 位数据 io 线，内部按每地址 8 或 16 位组织。(大容量产品常采用) 1）并行接口 flash 芯片 以 atmel 公司的 at29c040a 为例,2019/4/7,37,at29c040a 的特点 4mb (512k x 8bit) flash memory 内部锁存器容量 256byte 读出时间 90ns 锁存器写入时间 190ns 全锁存器编程时间 10ms 编程忙状态输出 (/msb) 提供软、硬件数据保护 可定义引导程序块 编程次数 10000 单一 5v 供电,2019/4/7,38,at29c040a 的内部结构和连接 at29c040a 的连接与一般 sram 相同 at29c040a 的读写操作也基本与 sram 相同,2019/4/7,39,at29c040a 的编程时序 写入信号将数据及地址写入锁存器 如果在 150us 内没有后续的字节写入锁存器，则自动开始编程操作。 编程期间，io7 输出最后写入字节最高位的反码,2019/4/7,40,2）串行接口 flash 芯片 以 atmel 公司的 at45db081d 为例 三星 k9ncg08u5m 64gb (8g x 8bit) flash memory,2019/4/7,41,at45db081d 的特点 8mb (1m x 8bit) flash memory 66mhz rapids serial interface (兼容spi) 可配置的页容量 256b、264b/page 可全片或按扇区、块、页擦除 2 页 sram 数据缓冲区 128b 安全寄存器：其中 64b 用户可编程空间 64b 唯一的器件标识 编程次数 100,000 单一 2.5v - 3.6v 供电,2019/4/7,42,at45db081d 的内部结构和连接 at45db081d 的连接使用标准 spi 接口,2019/4/7,43,at45db081d 的内部存储器结构 1扇区=32块；1块=8页；1页=256（264）字节,2019/4/7,44,at45db081d 的指令(部分),2019/4/7,45,at45db081d 的时序(部分),2019/4/7,46,3）存储卡 许多公司推出各种类型基于 flash memory 的存储卡，方便了闪存的使用、更换、扩容。,由于历史和市场竞争的原因，存储卡的种类很多，但目前已经占领市场的几种主流存储卡产品规范，成为了实际的业界标准。,2019/4/7,47,几种主流存储卡产品 u盘：usb 接口移动硬盘 cf卡：compact flash sandisk公司94年推出 sd卡：secure digital 松下、 东芝、sandisk联合开发 mini sd卡：sd卡的缩小版 micro sd卡：更小的 sd 卡 又称 t-flash，tf卡 是 mini sd 卡的一半大，体积的1/4,2019/4/7,48,另外几种常见存储卡产品,mmc卡：multi media card 由 sandisk 与 siemens 开发， mmc 卡的兼容性方面不及 sd卡，数据传输速度也受到硬件限制。 ms记忆棒 ：memory stick sony开发，具有写保护开关 m2卡：memory stick micro sony 与 sandisk 主推的一种新标准存储卡，体积比tf略小。 是目前已知最小的存储卡 主要用在索爱的手机上,2019/4/7,49,i）cf卡规范 cf卡组成：flash memory + controller io 接口有 50 线组成 cf卡有3种工作模式： 存储器模式 io模式 ide模式 每一种模式的电路连接方式不同 cf卡的默认模式是存储器模式，使用存储器模式不需要配置任何寄存器。在存储器模式和 io 模式下，可以采用 8 位或 16 位的访问方式。,2019/4/7,50,cf卡引脚定义,2019/4/7,51,cf卡存储器模式接口实例,at89s52的p0口作为地址、数据复用线连接cf的d0d7和cf卡的a0a7，a8a10地址线固定, 仅将-ce1作为cf卡的片选信号。 当reg为0时,访问 cf卡的属性寄存器;reg为1时,cf卡将在存储器模式下对数据进行读写操作。 rdy/bsy（wait）为cf卡状态引脚,当为“0”时