FPGACPLD硬件设计开发.ppt

2019/2/5,1,第三讲 fpga/cpld硬件设计开发,信息与通信学院：*,2019/2/5,2,原理图/hdl文本编辑,综合,fpga/cpld 适配,fpga/cpld 编程下载,fpga/cpld 器件和电路系统,时序与功能 门级仿真,1、功能仿真 2、时序仿真,逻辑综合器,结构综合器,1、isp方式下载 2、jtag方式下载 3、针对sram结构的配置 4、otp器件编程,功能仿真,应用fpga/cpld的eda开发流程:,2019/2/5,3,下载线及下载板电路,用户板电路设计,通常，将对cpld的下载称为编程(program)，对fpga中的sram进行直接下载的方式称为配置(configure)，但对于otp fpga的下载和对fpga的专用配置rom的下载仍称为编程。,以altera公司的cpld及fpg为主说明编程与配置方法,2019/2/5,4,一、 byteblaster并行下载方式,在实际应用中，altera公司的器件一般采用byteblaster并行下载方，因为这种下载方式既方便，速度又快。altera的byteblaster并行下载电缆的一端为25芯接口，可以与计算机上的25芯并口相连，另一端为l0芯接口，与含有目标器件的电路板相连。,jtag接口,2019/2/5,5,什么是jtag？,主要用于芯片内部测试仿真。现在多数的高级器件都支持jtag协议，如dsp、fpga器件等。,标准的jtag接口是4线：tms、tck、tdi、tdo，分别为模式选择、时钟、数据输入和数据输出线。,jtag用来对芯片进行测试，允许多个器件通过jtag接口串联在一起，形成一个jtag链，能实现对各个器件分别测试。,现在，jtag接口还常用于实现isp（in-system programmable: 在线编程），对cpld、flash等器件进行编程。,2019/2/5,6,早期的byteblaster mv下载线最新的byteblaster ii下载线usb blaster 下载线,接口各引脚信号名称,两种下载模式：,(1)被动串行同步(ps)方式 (2)jtag方式,2019/2/5,7,byteblaster ii下载线,2019/2/5,8,byteblaster ii下载线,2019/2/5,9,byteblaster mv下载线,2019/2/5,10,byteblaster mv下载线,2019/2/5,11,2019/2/5,12,二、 cpld的编程方案,pc机,jtag编程端口,cpld,pc机,isp编程端口,cpld,编程适配电路,编程适配电路,jtag编程信号：tck、tdo、tms、tdi,cpld内带有eeprom，掉电后信息也不会丢失，只需将软件设计好的程序直接下载到芯片中就可以。,2019/2/5,13,1.cpld的jtag方式编程,cpld编程下载连接图,tck、tdo、tms、tdi为cpld的jtag口,对cpld编程,2019/2/5,14,多cpld芯片编程连接方式,cpld的多芯片编程,2019/2/5,15,2cpld的isp方式编程,isplsi器件的编程采用e2cmos元件来存储数据，编程时通过行地址和数据位对e2cmos元件寻址。编程的寻址和移位操作由地址移位寄存器和数据移位寄存器完成。两种寄存器都按flfo（先入先出）的方式工作。 由于器件是插在目标系统中或线路板上进行编程，因此在系统编程的关键是编程时如何使芯片与外部脱离。,2019/2/5,16,cpld,isp -in-system-programmerbale,lattice 的isp下载方式,isp接口,2019/2/5,17,编程时连线,器件编程时需要五根信号线用来传递编程信息： 1）ispen：编程使能信号。当=1时，器件为正常工作状态；当=0时，器件所有的i/0端被置成高阻状态，因而切断了芯片与外电路的联系。 2）sdo：为数据输出线。 3）slck：为串行时钟线。 4）sdi：向串行移位寄存器提供编程数据和其它命令。 5）mode：为编程状态机的控制线，sdi与mode一起为编程状态机的控制线。,2019/2/5,18,isp状态机共有三个状态：,闲置态（idle）、移位态（shift）和执行态（execute），三种状态转移图如下图所示。,2019/2/5,19,isp功能提高设计和应用的灵活性,减少对器件的触摸和损伤 不计较器件的封装形式,允许一般的存储 样机制造方便 支持生产和测试流程中的修改,允许现场硬件升级 迅速方便地提升功能,未编程前先焊接安装,系统内编程-isp,在系统现场重编程修改,2019/2/5,20,fpga的3种常用的 标准下载配置模式,1、passive serial mode,3、jtag mode,2、active serial mode,三、fpga的配置方案,fpga是基于sram工艺的，掉电后信息全部丢失需加配置芯片来存储信息。,2019/2/5,21,主动配置方式（as）：由fpga器件引导配置操作过程，它控制着外部存储器和初始化过程； 被动方式(ps): 是由外部计算机或控制器控制配置过程。 fpga在正常工作时，它的配置数据存储在sram中。由于sram的易失性，每次加电时，配置数据都必须重新下载。在实验系统中，通常采用外部计算机或控制器进行调试，因此可以使用被动配置方式。 但是当数字系统设计完毕需要正式投入使用时，在应用现场不可能在fpga每次加电后，用一台pc手动地进行配置。因此上电后，系统自动加载配置对于fpga来说是必须的，这时fpga将主动从外围专用存储芯片中获得配置数据。,2019/2/5,22,fpga配置,jtag配置端口,fpga,ps配置端口,pc机,配置适配电路,配置器件 或配置电路,as配置端口,专用flash 配置器件,2019/2/5,23,使用pc并行口配置fpga,ps模式配置时序,2019/2/5,24,多fpga芯片配置电路,2019/2/5,25,flex、acex、apex等系列 fpga器件配置连线图,flex、acex、apex系列fpga 配置电路,fpga passive serial configuration 被动串行配置模式,10针标准 配置/下载接口,通过配置电路后 与pc机的并行 接口相接,对fpga配置,方案1:ps端口直接配置,2019/2/5,26,fpga使用epc配置器件的配置时序,用专用配置器件配置fpga,2019/2/5,27,fpga的配置电路原理图,otp配置器件： epc1441、epc1、epc1213等,方案2:ps端口otp专用器件配置,缺点： 1、芯片价格高。 2、只能一次编程。 3、可配置的fpga规模小，不能用于sopc系统配置。 4、无法用于实时多任务重配置,2019/2/5,28,用专用配置器件配置fpga,epc2配置fpga的电路原理图,epc2可以多次重复编 程，且是isp方式编程,外部上拉电阻 1k x 5,2019/2/5,29,dclk ncs ninit_conf oe data,pc机,fpga,epc2配置芯片,配置电路 和jtag编 程端口,dclk conf_done nconfig nstatus data0,tck tms tdo tdi,tck tms tdo tdi,配置,编程,利用flash结构的epc2为fpga作配置,方案3:ps端口e平方专用器件配置,缺点： 1、芯片价格高。 2、可多次编程次数少。 3、无法用于实时多任务重配置,2019/2/5,30,方案4:as端口flash专用器件配置,pc机,cyclone系列 fpga,epcsx配置芯片,byteblasterii 配置电路,配置,编程,as配置端口,byteblaster(mv)配置电路 byteblasterii配置电路,pof硬件购建配置文件,nios工作软件,nios嵌入式系统,缺点： 1、只适合于cyclone系列器件 2、无法用于实时多任务重配置,2019/2/5,31,fpga,普通单片机,eprom或 串行e平方rom,ps配置端口 dclk conf_done nconfig nstatus data0,方案5:ps端口单片机软件方式配置,单片机i/o端口,单片机软件配置方案缺点： 1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。 2、配置速度慢，不能用于反应速度要求高的领域。 3、可配置的fpga规模小，无法用于大于10k30乃至sopc领域的器件配置。 4、电路面积比较大 5、实验模式不规范,2019/2/5,32,单片机产生配置时序、读 取eprom中的配置数据,eprom中 放置多个不 同功能的配 置文件,对fpga进行配置,2019/2/5,33,使用单片机配置fpga,图2-54 mcu用pps模式配置fpga电路,2019/2/5,34,单片机使用pps模式配置时序,2019/2/5,35,用89c52进行配置,2019/2/5,36,各种规模的 fpga,asic/cpld,大容量eprom,ps配置端口 dclk conf_done nconfig nstatus data0,方案6:ps端口asic/cpld硬件高速配置方案,i/o端口,缺点： 1、电路面积比较大,2019/2/5,37,pc机选择jtag下载模式,gwak30z型适配板,掉电配置选择ps下载模式,掉电保护配置复位,40mhz配置时钟源,掉电保护配置器件,配置文件rom,配置成功指示,2019/2/5,38,pc机,fpga,应用电路系统,cpu/cpld,大容量rom/eprom/ flash芯片,fpga,应用电路系统,cpu/cpld,ram,方案1,方案2,1、通用编程器 2、通用仿真器 3、虚拟仪表 ,fpga的配置和重配置(reconfiguration）,2019/2/5,39,通过eda工具中的lpm模块调用 如lpm_rom，lpm_fifo等,fpga中的硬件eab/esb,硬核ip或嵌入式硬件模块（如eab）调用图示,通过lpm编辑器或直接编辑设计（调用），以及参数设定lpm模块的相关底层文件（或元件）,顶层系统调用,2019/2/5,40,产生hardcopy文件,asic无缝转化,altera hardcopy asic设计流程,fpga硬件系统测试仿真,asic顶层设计,stratix系列fpga,2019/2/5,41,规范的配置方案,jtag端口,fpga,ps配置端口,pc机,配置适配电路,配置器件 或配置电路,fpga,ps配置端口,pc机,配置适配电路,配置器件 或配置电路,不规范的配置方案,2019/2/5,42,四、fpga/cpld芯片应用电路设计,特殊功能的管脚 电源脚vcc和gnd，vcc一般分为vccint和vccio两种 jtag管脚：实现