[工学]第7章电路理论.ppt

第7章 常用集成时序逻辑器件及应用 7.1 集成计数器 7.2 集成寄存器和移位寄存器 7.3 序列信号发生器 7.4 以MSI为核心的同步时序电路的分析与设计 概述 随着数字电子技术的发展电子器件生产商根据市场需要 和应用实践不断推出中规模集成时序逻辑器件。 这些中规模集成时序逻辑器件具有功能完善、通用性 强、工作效率高、功率消耗低等优点。 从而导致数字电子技术知识的更新和进步。因此以中 规模器件(MSI)为主的时序逻辑电路的分析和设计方法成 为数字电子技术的技能。 7.1 集 成 计 数 器 集成计数器具有功能较完善、通用性强、功耗低、工作 速率高且可以自扩展等许多优点，因而得到广泛应用。 由TTL和CMOS电路构成的MSI计数器都有许多品种， 表 7-1 是几种常用TTL型MSI计数器的型号及工作特点。 下面以74LS90、74LS161、74LS192和74LS169为例， 重点分析它们的逻辑功能和应用中的问题。 表 7-1浏览 表 7-1 常用TTL型MSI计数器 7.1.1 常用集成计数器功能分析 1. 异步集成计数器74LS90 74LS90是二五十进制异步计数器。 图 7-1 74LS90计数器 R01、R02异步清零，高电平有效。 S91、S92异步置数，高电平有效。 双时钟异步 采用这种结构可以增加使用的灵活性。 它包含两个独立的下降沿触发的计数器，即模2(二进制) 和模5(五进制)计数器； 74LS90的功能表如表7-2 所示。 异步清零 异步置9 二、五计数 十进制计数 1 2 3 4 5 6 7 14 13 12 11 10 9 8 7429074290 S91 S92 Q2 Q1 地 VCC R02 R01 CP2 CP1Q0 Q3 二、五、十进制计数器二、五、十进制计数器 异步计数器74LS290工作模式 异步清零功能异步清零功能 S91 S92 QA QB QC QD R01 R02 M1 =2 M2 = 5 CP1 CP2 1 1 0 0 0 0 异步置异步置“ “9 9” ”功能功能 1 1 1 0 0 1 异步计数功能异步计数功能 M = 2 M = 5 M = 10 CP CPCP CP QA QB QC QD 表 7-3 两种接法的态序表 图 7-2 74LS90构成十进制计数器的两种接法 异步计数器74LS290构成十进制计数 器的两种具体接法 2. 同步集成计数器74161 74161是模24(四位二进制) 同步计数器，具有计数、 保持、 预置、清0功能。 由四个JK触发器和 一些控制门组成。 图 7-3 74161计数器 CP为计数脉冲输入端，上升沿有效。 QD、 QC、QB、QA 是计数状态输出，QD 为最高位。 OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数 状态为1111时，OC才变高，并产生进位信号。 Cr为异步清0端，低电平有效，只要Cr=0，立即有 QDQCQBQA=0000，与CP无关。 LD为同步预置端，低电平有效，当Cr=1，LD=0， 在CP上升沿来到时，才能将预置输入端D、C、B、A 的数据送至输出端，即QDQCQBQA=DCBA。 P、T为计数器控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。 当P、T中有一个为低时，各触发器的J、K端均为0， 从而使计数器处于保持状态。P、T的区别是T影响进位 输出OC，而P则不影响OC。 表7-4 74161功能表 功能表浏览 异步无条件清零 同步加CP置数 注意：异步无条件清零、同步加CP置数！ 重点：计数器正常计数条件！清零、置数端的灵活 应用。 图 7-4 74161 时序图 0 0 0 0 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 清零 置数计数保持 3. 十进制可逆集成计数器74LS192 图 7-5 74LS192 传统逻辑符号 表 7-5 74LS192功能表 器件为双时钟工作方式， CP+ 是加计数时钟输入，CP-是减计数 时钟输入，均为上升沿触发，采 用8421 BCD码计数 Cr高电平异步清零 LD低电平异步置数 OC进位输出负脉冲 OB借位输出负脉冲 保持计数到达状态 4. 二进制可逆集成计数器74LS169 图7-6 74LS169传统逻辑符号 表 7-6 74LS169功能表 74LS169的特点如下： 器件为加减控制可逆计数器，U/D=1时进行加法计数， U/D=0时进行减法计数。模为16，时钟上升沿触发。 LD为同步预置控制端低电平有效，需CP配合 。 没有清0端， 因此清0靠预置来实现 进位和借位均由OC输出 P=T=0时才能正常计数 图 7-7 74LS169时序工作波形图 工 作 波 形 浏 览 7.1.2 集成计数器的级联 1. 异步级联 用前一级计数器的输出作为后一级计数器的时钟信号。 例如用两片74LS90按异步级联方式组成的 1010=100 进制计数器。 图 7-8 74LS90的级联扩展 本例后级时钟直接取自高位触发器的输出。 后级时钟也可以取自前一级的进位(或借位)输出。 2. 同步级联 同步级联时，外加时钟信号同时接到各片时钟输入端， 用前一级的进位(借位)输出信号作为下级的工作状态控制 信号(计数允许或使能信号)。 只有当进位(借位)信号有效时， 时钟输入才能对后级 计数器起作用。在同步级联中，计数器的计数允许(使能) 端和进位(借位)端的连接有不同的方法，常见的有两种： 利用T端串行级联，将T端与相邻低位片的OC相连。 利用P、T双重控制 即： 即： 图 7-9 74161的两种同步级联方式 进位信号 传输慢 进位信号 传输快 两种同步级联方式图例 高位低位同时 计满C为1。 7.1.3 任意模值计数器 集成计数器可以加适当反馈电路后构成任意模值计数器。 设计数器的最大计数值为N，若要得到模值为M(N) 的计数器，则只要在N进制计数器的顺序计数过程中，设 法使之跳过(N-M)个状态，只在M个状态中循环就可以了 实现模M计数器 的两种基本方法 反馈清0法(或称复位法) 反馈置数法(或称置数法)。 1. 反馈清0法 基本思想是：计数器从全0状态S0开始计数， 计满M个 状态后产生清0信号，使计数器恢复到初态S0，然后再 重复上述过程。 异步清0 计数器在S0SM-1中工作，当到达SM状态时，将SM状 态进行译码产生清0信号立即送清零端使计数器返回S0。 图 7-10 模M计数器的状态示意图 检测状态n=M+1， SM通常称为“过渡状态”。 状 态 检 测 转 换 示 意 图 过渡状态 过渡状态 异 步 清 0 同步清0 检测状态n=M没有过渡状态 2. 反馈置数法 检测状态n=i+M， Si+M是“过渡状态”。 异 步 置 数 同步置数 画出模M计数器的逻辑电路。 综上所述，采用反馈清0法或反馈置数法设计任意模值 计数器都需要经过以下三个步骤： 选择模M计数器的计数范围，确定初态和末态； 确定清0或置数信号的译码状态，并设计译码反馈电路； 【例 7-1】 用74LS90实现模7计数器。 解： 因74LS90有异步清0和异步置9功能，并有8421BCD码 和5421BCD码两种接法，故有四种方案设计。 异步清0法。 采用8421BCD码时，计数范围是 06， 计到7时异步清0。 检测状态n=7+1=8 译码状态为0111 故 R01R02=QCQBQA 表 7-7 清0法8421BCD码态序表 R01R02=QCQBQA 逻辑图 波形图 在过渡态 0111 和输出端有 “毛刺”，这是异步清0产生的。 5421 BCD码接法的态序表 表 7-8 清0法5421BCD码态序表 输出QA、QD、QC、QB 有效状态为 00001001 计到 1010 时异步清0 R01R02=QCQA。 逻辑图 波形图 反馈置 9 法。 以9为起始状态，按9、0、1、2、3、4、5 顺序计数， 计到 6 时异步置 9。 8421 BCD码接法 译码逻辑方程为S91S92=QCQB 表7-9 置9法8421BCD码态序表 逻辑图 图 7-12 例 7-1 置9法逻辑图 5421 BCD码接法 译码逻辑方程为S91S92=QAQB 表 7-10 置9法5421 BCD码态序表 图 7-12 例 7-1 置9法逻辑图 逻辑图 【例7-2】用74161实现模7计数器。 解： 74161有异步清0和同步置数功能，因此可以采用异步 清 0 法和同步置数法实现任意模值计数器。 采用异步清 0 法和74LS90相似，不同的是74161的 异步清0 端Cr是低电平有效，因此译码门应采用与非门。 “1” S1S0=11第九个CP到达后再置数进入下一次 表 7-18 七位并入串出状态表 七位并入串出状态表浏览 2) 构成移位型计数器 图 7-22 移位型计数器一般框图 移位型计数器的状态变化顺序必须符合移位的规律，即 因此移位型计数器设计 很简单，只需要设计第一 级触发器的输入，即 D1=F=? 只要D1的反馈方程确定 其后各级按移存器方式 连接即可。 环型计数器。 图 7-23 四位环型计数器 输入方程为SR=Q3 起始状态Q0Q1Q2Q3=1000 起始状态Q0Q1Q2Q3=1110 电路不具有自启动特性 M=n=4，状态利用率低 特点：电路简单，不需译码 为了使环型计数器具有自启动特性，设计时要进行修正。 1：高位Q3=1强迫置数成Q0Q1Q2Q3=1000 修改原则：打断最简单无效循环，本例为1111和0000 2：检测到Q0Q1Q2=000时，使SR=1 图 7-24 有自启动特性的环型计数器 n位扭环计数器由n位移存器组成，其反馈逻辑方程为 扭环计数器(也称循环码或约翰逊计数器)。 n位移存器可以构成M=2n计数器，无效状态为(2n-2n)个。 扭环计数器的状态按循环码的规律变化，即相邻状态 之间仅有一位代码不同，因而不会产生竞争、冒险现象 ，且译码电路也比较简单。 四位扭环计数器是逻辑图和状态图 图 7-25 扭环计数器 它有一个无效循环， 不能自启动。 M=2n=8，模八计数器 相邻位仅一个码元不同 图 7-26 有自启特性的扭环计数器 观察无效循环状态有多个11（Q0Q1Q2Q3) 保持原电路基本连接不变 修改确定置数控制逻辑 S1=Q0Q3 自启动电路设计灵活， 目前还没有固定可循 的方法！ 数据端D0D1D2D3=0111 0111 扭环计数器输出波形的频率比时钟频率降低了2n倍， 所以它可以用作偶数分频器。 如果将反馈输入方程改为 则可以构成奇数分频器，其模值为 M=2n-1。 图 7-27 用74LS194 构成的 7 分频电路 表 7-19 M=7 分频器状态表 有无自启动特性？ 7.3 序列信号发生器 序列信号发生器是能够循环产生一组或多组序列信号 的时序电路，它可以用移位寄存器或计数器构成。 当触发器数目 为n时，序列 循环长度为M 最大循环长度序列码， M=2n。 最长线性序列码(m序列码)，M=2n-1。 任意循环长度序列码，M2n。 分 类 7.3.1 序列信号发生器的设计 1. 反馈移位型序列信号发生器 组合反馈网络 Q0 Q1 Qn-1 n位移位寄存器 SR(SL) Z CP 图 7-28 反馈移位型序列 信号发生器框图 设计按以下步骤进行： 组合反馈网络 Q0 Q1 Qn-1 n位移位寄存器 SR(SL) Z CP 根据给定序列信号的循环 长度M，确定移存器位数n， 2n-1M2n。 确定移位寄存器的M个独 立状态。 将给定的序列码按照移位规律每n位一组，划分为M个 状态。 若M个状态中出现重复现象，则应增加移存器位数。 用n+1位再重复上述过程，直到划分为M个独立状态为止。 根据M个不同状态列出移存器的态序表和反馈函数表， 求出反馈函数F的表达式。 检查自启动性能。 画逻辑图。 【例 7-7 】 设计一个产生 100111 序列的反馈移位型序 列信号发生器。 确定移存器的六个独立状态。 确定移存器位数n。 因M=6， 故n3。 解： 1 0 0 1 1 1先取n=31 0 0 1 1 1 状态 111 重复 再取n=3+1=4 检测到 1001、 0011、0111、1111、1110、1100、六个 独立状态，故n=4可实现此序列。 列态序表和反馈激励函数表，求反馈函数F的表 达式 表 7-20 例 7-7 反馈函数表 Q0 Q1 Q2 Q3 F(SL) 1 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 0 0 1 本例反馈函数表按左移构建 由反馈函数表作卡诺图得： 作态序表 检查自启动性能。 001 1 11 111 1 001 1 11 111 1 根据所得结果作状态转换K图,将原 状态左移一位舍去最左边的一位， 再在右边添加F的取值得新状态 例如0000左移一位舍去左边 一位得000，加(F=)1得0001 依次操作得 状态图 检查结果发现有 一个无效循环 修改设计解决自启动问题 得 再作状态转换K图 00 1 1 11 110 0 电路已具有自启动特性。 画逻辑电路。 图 7-31 例 7-7 逻辑电路 作降维K图消去两个变量。 2. 计数型序列码发生器 图 7-32 计数型序列码发生器结构框图 设计过程分两步： 根据序列码的长度M设计模M计数器， 状态自定； 按计数器的状态转移关系和序列码的要求设计组合 输出网络。 输出序列的更改比较方便； 能同时产生多组序列码。组合输出网络 Q1 Q2 Qn 模M计数器 Z CP 特点： 设计举例 【 例 7-8 】设计一个产生 1101000101 序列码的计数型 序列码发生器。 解： 因M=10，可选用74161设计一个模10计数器， 并采用OC置数法来实现，有效状态为 01101111。 设计组合输出网络。 降维化简，用数据选择器实现时随意态分别作0和1处理 QD QBQA 0 1 11100001 0 1 0 011 0QC 画出逻辑图 图 7-33 例 7-8 逻辑电路 【例7-9】 设计一个能同时产生两组序列码的双序列码 发生器，要求两组代码分别是：Z1110101，Z2010110。 解：首先用74LS194设计一个能自启动的模6 扭环计数器。 然后用一片3-8译码器和与非门实现组合输出网络。 组合电路的输出函数式为 Q0Q1Q2Z1 Z2 m0 0 0 0 m4 1 0 0 m6 1 1 0 m7 1 1 1 m3 0 1 1 m1 0 0 1 10 1 1 0 0 1 0 1 1 0 表 7-22 例 7-9 真值表 只取前三位逻辑图 图 7-34 例 7-9 逻辑电路 7.3.2 m序列码发生器 m序列码也称伪随机序列码， 其主要特点是： 每个周期中， “1”码出现 2n-1次，“0”码出现2n-1-1 次，即 0、1 出现的概率几乎相等。 序列中连 1 的数目是n， 连 0 的数目是n-1。 分布无规律，具有与白噪声相似的伪随机特性。 m序列码发生器是一种反馈移位型结构的电路，它由n 位移位寄存器加异或反馈网络组成。 序列长度M=2n-1 只有一个冗余状态即全 0 状态， 所以称为最大线性 序列码发生器。 结构已定型，且反馈函数和连接形式都有规律。 反馈函数计算非常复杂，常利用查表的方式就可以设 计出m序列码发生器。 Cn CP Q1 Q2 Qn-1 Qn n位移位寄存器 F D1 C1Cn-1C2 线性反馈移存器序列信号 发生器结构框图 结构框图显示；反馈网络为一系列的异或运算具有线性性 C1，C2，Cn表示乘法器，若Ci=1表示第i级触发器的 输出参加反馈，Ci=0表示第i级触发器的输出不参加反馈 表7-23列出了部分m序列码 的反馈函数F和移存器位数 n的对应关系。 若给定一个序列信号长度M， 则根据M=2n-1求出n， 由n查表 便可得到相应的反馈函数F。 例如，要产生M=7的m序列码， 由M=2n-1，确定n=3 得反馈函数F=Q1Q3 表 7-23 m序列反馈函数表 表中给出了两种方案 即F=Q1Q3 或F=Q2Q3 用74LS194时 F=Q0 Q2。 据此即可画出 逻辑图。 但电路处于000 不能自启动！ 解决自启动有 两种方案： 在反馈方程中加全 0 校正项 利用全 0 状态重新置数从而实现自启动。 该电路输出的m序列码为 0011101。 图 7-35 M=7的m序列码发生器电路 7.4 以MSI为核心的同步时序电路的分析与设计 7.4.1 分析方法 解： 图 7-36 例 7-10逻辑电路 【例 7-10】分析图 7-36 所示同步时序电路。 该电路无外部输入信号，其 输出取自计数器的输出端 QDQCQBQA，是Moore型电路。 求写激励(控制)方程。 列状态迁移表，画状态图。 根据激励方程与 74161 的功能确定每个状态下的 激励信号及操作功能，然 后确定其次态，因而得出 该电路的态序表如表 7-24 该电路是模 12 计数器， 若从QD端输出，则可以 得到 12 分频的对称方波。 表7-24 例7-10态序表 分析功能。 74161是同步置数，具备 置数功能需加时钟脉冲 工作波形略。 【 例 7-11 】 试分析图 7-37 所示电路。 图 7-37 例 7-11 逻辑电路 解： 电路是由移存器74LS194 和 8 选 1 数据选择器组成 的Moore型同步时序电路， X为外部输入，Z为外输出。 求激励方程和输出方程。 列态序表。 由激励方程可知，S1S0=10，故74LS194一直进行左移 操作，由于状态变化会使SL变化，从而又使状态更新， 于是可列出X=0、X=1的态序表。 分析功能。 由表7-25可见，该电路为可 控序列码发生器，当X=0时， 产生 1001011 序列，当X=1 时 ，产生 1010011 序列。 表7-25 例7-11态序表 X=0时 00 11 X=1时 1100 7.4.2 设计方法 采用MSI器件设计同步时序电路时有许多不同于传统方法 的特点： 状态化简一般不必进行(若化简不减少MSI器件数目)。 状态分配根据器件的功能而定。 求激励函数和输出函数时，首先要确定MSI器件在每 个状态下执行的操作功能，然后根据需要执行的操作去 设置各控制端的激励，进而再导出激励方程和输出方程 选择合适的MSI器件，根据其操作特点