基于vhdl智能函数发生器设计说明书.doc

1引言21.1课题的背景、目的21.2课题设计主要内容32 开发工具简介42.1 EDA技术42.2硬件描述语言VHDL42.3 MAX+PLUS的介绍53设计方案73.1智能函数发生器的设计思路73.2各波形模块的设计和仿真7结束语16致谢17参考文献18附录：基于VHDL的智能函数发生器源程序代码191引言EDA（Electronic Design Automation，电子设计自动化）技术是现代电子工程领域的一门新技术。它提供了基于计算机和信息技术的电路系统设计方法。EDA技术的发张和推广应用极大地推动了电子工业的发展。EDA技术就是以计算机为工具，在EDA软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件自动地完成逻辑编译，逻辑化简，逻辑分割，逻辑综合及优化，逻辑布局布线，逻辑仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式，即利用硬件描述语言来完成对系统硬件功能的描述，在EDA工具的帮助下就可以得到最后的设计结果。近年来，集成电路制造技术的快速发展, 一方面促进了相应设计技术的发展, 另一方面也对设计技术提出了更高的要求。当前集成电路设计, 面临着功能强、性能好、规模大、成本低、设计周期短等一系列要求和挑战, 这些要求和挑战引起了集成电路设计方法的全面革新。当今, 以行为设计为主要标志的新一代数字系统设计理论已形成并得到发展。在集成电路的数字系统的系统级设计中, VHDL 硬件描述语言构造的描述模型优化设计, 有利于高效利用设计空间, 实现设计结构的精确分析, 使芯片资源得以充分利用。1.1课题的背景、目的20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。计算器的普及大大缩短了人们在数学计算所花费的时间，但是一般的计算器只能用来计算加、减、乘、除这四类简单的数学计算，而不是进行复杂和的函数计算。因此设计了这个简单的智能函数发生器。此智能函数发生器内置递增斜波、递减斜波、三角波及阶梯波四种函数模块，用户可以在输入端输入相应的代码选择不同的函数，从而进行函数计算并绘出一定范围内的函数图形。即方便了用户进行函数计算，又方便了用户对这四类函数进行深入的研究。而电子信息类产品的开发明显地出现了两个特点：一是开发产品的复杂程度加深；二是开发产品的上市时限紧迫。而伴随着如上两个特点的产生，相应的出现了设计上的两个问题。其一，在电子系统日趋数字化、复杂化和大规模集成化的今天，电子厂商们越加迫切地追求电子产品的高功能、优品质、低成本、微功耗和微小封装尺寸，从而使得电子设计日趋复杂。那么如何去完成这些高复杂度的电子设计呢?其二，电子产品设计周期短和上市快是电子厂商们坚持不懈的追求，那么面对日趋复杂的设计，又如何能够缩短开发时间呢？解决以上两个问题的唯一途径是电子设计自动化（EDA）,即用计算机帮助设计人员完成繁琐的设计工作。1.2课题设计主要内容本设计是一种能够产生递增斜波、递减斜波、三角波及阶梯波的函数发生器,系统的时钟基准频率为12 MHz,测式频率频率范围200 Hz2 MHz,能够在选择开关的控制下输出相应的波形信号,且生成信号的频率可以通过控制信号的设置进行调整。2 开发工具简介2.1 EDA技术EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。2.2硬件描述语言VHDLVHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体4（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。 (1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 (2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 (3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 (5) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.3 MAX+PLUS的介绍Altera公司的MAX+PLUS开发系统是一个完全集成化、易学易用的可编程逻辑设计环境，它可以在多种平台上运用。它所提供的灵活性和高效性是无可比拟的。其丰富的图形界面，辅之以完整的、可及时访问的在线文档，使学生能够轻松掌握和使用MAX+PLUS软件。MAX+PLUS软件支持各种HDL设计输入选项，包括VHDL、VerilogHDL和Altera自己的硬件描述语言AHDL，它允许设计人员添加自己认为有价值的宏函数。 MAX+PLUS系统的核心Compiler支持Altera公司的FLEX10K、FLEX8000、FLEX6 000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件系列，提供了商业界唯一真正与结构无关的可编程逻辑设计环境。MAX+PLUS的编译器还提供了强大的逻辑综合与优化功能，使用户比较容易地将设计集成到器件中。设计输入MAX+plus II软件的设计输入方式有多种，主要包括原理图输入方式、文本输入方式、波形设计输入方式、层次设计输入方式和底层设计输入方式。因此，设计人员可以根据自己的实际情况灵活选择使用。设计编译MAX+plus II编译一个设计时，Compiler在设计文件中读取信息并产生编程文件和仿真文件，Message Processor（信息处理程序）可自动定位错误。设计校验设计校验过程包括设计仿真和定时分析，仿真起的作用是测试逻辑操作和设计功能的完备性；Timing Analyzer（定时分析程序）可分析设计的定时和延时情况。器件编程 MAX+plus II Programmer是使用Compiler生成的编程文件对Altera器件进行编程的。它可以用来对器件编程、校验和试验，是对设计功能进行的测试。Altera公司器件的编程方法有许多种，可根据具体情况选择使用。编译生成的配置文件经计算机并行通信口接到Altera专用编程电缆上，再接到器件的编程接口6，利用应用软件提供的编程软件，Programmer即可对器件进行配置。这种方法的优点是配置方便、迅速，便于修改。MAX+plus2在Windows 2000/XP上一旦安装完毕，经过设置即可使用硬件下载功能。在Windows 2000上除了安装软件外，为了使用ByteBlaster(MV)下载功能，还必须安装硬件驱动(Drivers)以支持MAX+plus2对PC机并行口的操作。3设计方案3.1智能函数发生器的设计思路智能函数发生器可由递增斜波产生模块（icrs）、递减斜波产生模块（ders）、三角波产生模块（delta）、阶梯波产生模块（ladder）和输出波形选择模块(ch61a)组成，总体框图如图3-1所示。图中输出q接在D/A转换的数据端，在D/A转换器的输出端即可得到各种不同的函数波形。图3-13.2各波形模块的设计和仿真递增模块icrs的VHDL程序描述如下所示，其中clk为输入时钟端口，reset为输入复位端口，q为8位二进制输出端口。-递增模块源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY icrs IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END icrs;ARCHITECTURE behave OF icrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF reset=0THEN tmp:=00000000; ELSIF clkEVENT AND clk=1THEN IF tmp=11111111THEN tmp:=00000000; ELSE tmp:=tmp+1; END IF; END IF; q=tmp; END PROCESS;END behave;通过选择不同的sel值，可以实现不同的波形输出，第一次sel的值设为0,输出递增斜波，其仿真波形如图3-2所示，从图中可以看出，输出波形线性递增。 图3-2 递增斜波递增斜波产生模块（icrs）的电路图如图3-3所示：图3-3 递增斜波产生模块的电路图递减模块dcrs的VHDL程序描述如下所示，其中clk为输入时钟端口，reset为输入复位端口，q为8位二进制输出端口。-递减模块源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY dcrs IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END dcrs;ARCHITECTURE behave OF dcrs ISBEGIN PROCESS(clk,reset)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF reset=0THEN tmp:=11111111; ELSIF clkEVENT AND clk=1THEN IF tmp=00000000THEN tmp:=11111111; ELSE tmp:=tmp-1; END IF; END IF; q=tmp; END PROCESS;END behave;第二次sel的值设为1，输出为递减斜波，其仿真波形如图3-4所示。从图中可以看出，输出波形线性递减。 图3-4 递减斜波递减斜波产生模块（ders）的电路图如图3-5所示：图3-5 递减斜波产生模块的电路图三角波模块delta的VHDL程序描述如下所示，其中clk为输入时钟端口，reset为输入复位端口，q为8位二进制输出端口。-三角波模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTItY delta IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END delta;ARCHITECTURE behave OF delta ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE a:STD_LOGIC; BEGIN IF reset=0THEN tmp:=00000000; ELSIF clkEVENT AND clk=1THEN IF a=0THEN IF tmp=11111110THEN tmp:=11111111; a:=1; ELSE tmp:=tmp+1; END IF; ELSE IF tmp=00000001THEN tmp:=00000000; a:=0; ELSE tmp:=tmp-1; END IF; END IF; END IF; q=tmp; END PROCESS;END behave;第三次sel的值设为2,输出为三角波，其仿真波形如图3-6所示。从图中可以看出，输出波形增加到最大值后，再线性减少。图3-6 三角波三角波产生模块（delta）的电路图如图3-7所示：图3-7 三角波产生模块的电路图阶梯波模块ladder的VHDL程序描述如下所示，其中clk为时钟端口，reset为输入复位端口，q为8位二进制输出端口。改变递增的常数，可改变阶梯的多少。-阶梯波模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ladder IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ladder;ARCHITECTURE behave OF ladder ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE a:STD_LOGIC; BEGIN IF reset=0THEN tmp:=00000000; ELSIF clkEVENT AND clk=1THEN IF a=0THEN IF tmp=11111111THEN tmp:=00000000; a:=1; ELSE tmp:=tmp+16; a:=1; END IF; ELSE a:=0; END IF; END IF; qqqqqNULL; END CASE; END PROCESS;END behave;波形选择模块(ch61a)的电路图如图3-10所示：图3-10 波形选择模块的电路图 结束语本文利用硬件描述语言VHDL 编程,借助在MAX+plusII软件环境下进行了编译及仿真测试,在FPGA CPLD芯片上设计了智能函数发生器,产生正弦波、三角波、方波三种波形,系统的频率分辨率为183 Hz,频率切换速度比较快,并实现了对输出频率的调整控制。设计由于采用了EDA技术,不但大大缩短了开发研制周期,提高了设计效率,而且使系统具有结构紧凑、设计灵活,实现简单,性能稳定的特点。致谢本次设计是在指导老师郑斌的指导下完成的。在设计的过程中，郑老师给予了指导，并提供了很多与该设计相关的重要信息，培养了我们对课程设计的兴趣，丰富了我们的知识。这都将非常有利于我们今后的学习和工作。在此表示衷心的感谢！在这里还要感谢一位老师，很抱歉我不知道他的名字，他是带我们进入VHDL世界的人，仅仅两次课让我们了解VHDL的世界，这是我这次课程设计能成功的最主要原因，在这深深表示感谢。另外，在课程设计过程中，我更深刻的了解到计算机是一门很精深的课程，同时也是一个硬件与软件相通的课程，要想很好的学好它，还必须投入更多时间与热情。也了解到很多内容不是光看可不就能学到的，必须高强度的提高动手能力，多去尝试。这些都对我以后的学习有很大的帮助。还有，班上同学同样给与我不少帮助，这里一并表示感谢。参考文献1潘松，王国栋VHDL实用教程四川：电子科技大学出版社，2006年，7月2李国洪，沈明山，胡辉可编程器件EDA技术与实践M北京：机械工业出版社，2004年，7月3赵俊超集成电路设计VHDL教程M北京：希望电子出版社，2002年，8月4李宜达数字电子技术基础M北京：高等教育出版社，2004年，3月5朱正伟EDA技术及应用M北京：清华大学出版社，2005年，10月6侯树文数字逻辑与VHDL设计M北京：中国水利水电出版社，2004年，1月附录：基于VHDL的智能函数发生器源程序代码（1）递增模块源程序（文件名为icrs.vhd）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY icrs IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END icrs;ARCHITECTURE behave OF icrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF reset=0THEN tmp:=00000000; ELSIF clkEVENT AND clk=1THEN IF tmp=11111111THEN tmp:=00000000; ELSE tmp:=tmp+1; END IF; END IF; q=tmp; END PROCESS;END behave;（2）递减模块源程序（文件名为dcrs.vhd）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY dcrs IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END dcrs;ARCHITECTURE behave OF dcrs ISBEGIN PROCESS(clk,reset)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF reset=0THEN tmp:=11111111; ELSIF clkEVENT AND clk=1THEN IF tmp=00000000THEN tmp:=11111111; ELSE tmp:=tmp-1; END IF; END IF; q=tmp; END PROCESS;END behave;（3）三角波模块（文件名为delta.vhd）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTItY delta IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END delta;ARCHITECTURE behave OF delta ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE a:STD_LOGIC; BEGIN IF reset=0THEN tmp:=00000000; ELSIF clkEVENT AND clk=1THEN IF a=0THEN IF tmp=11111110THEN tmp:=11111111; a:=1; ELSE tmp:=tmp+1; END IF; ELSE IF tmp=00000001THEN tmp:=00000000; a:=0; ELSE tmp:=tmp-1; END IF; END IF; END IF; q=tmp; END PROCESS;END behave;（4）阶梯波模块（文件名为ladder.vhd）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ladder IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ladder;ARCHITECTURE behave OF ladder ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE a:STD_LOGIC; BEGIN IF reset=0THEN tmp:=00000000; ELSIF clkEVENT AND clk=1THEN IF a=0THEN IF tmp=11111111THEN tmp:=00000000; a:=1; ELSE tmp:=tmp+16; a:=1; END IF; ELSE a:=0; END IF; END IF; qqqqqNULL; END CASE; END PROCESS;END behave; 22大学本科生毕业设计（论文）撰写规范本科生毕业设计（论文）是学生在毕业前提交的一份具有一定研究价值和实用价值的学术资料。它既是本科学生开始从事工程设计、科学实验和科学研究的初步尝试，也是学生在教师的指导下，对所进行研究的适当表述，还是学生毕业及学位资格认定的重要依据。毕业论文撰写是本科生培养过程中的基本训练环节之一，应符合国家及各专业部门制定的有关标准，符合汉语语法规范。指导教师应加强指导，严格把关。1、论文结构及要求论文包括题目、中文摘要、外文摘要、目录、正文、参考文献、致谢和附录等几部分。1.1 题目论文题目应恰当、准确地反映论文的主要研究内容。不应超过25字，原则上不得使用标点符号，不设副标题。1.2 摘要与关键词1.2.1 摘要本科生毕业设计（论文）的摘要均要求用中、英两种文字给出，中文在前。摘要应扼要叙述论文的研究目的、研究方法、研究内容和主要结果或结论，文字要精炼，具有一定的独立性和完整性，摘要一般应在300字左右。摘要中不宜使用公式、图表，不标注引用文献编号，避免将摘要写成目录式的内容介绍。1.2.2 关键词关键词是供检索用的主题词条，应采用能覆盖论文主要内容的通用技术词条（参照相应的技术术语标准），一般列35个，按词条的外延层次从大到小排列，应在摘要中出现。1.3 目录目录应独立成页，包括论文中全部章、节的标题及页码。1.4 论文正文论文正文包括绪论、论文主体及结论等部分。1.4.1 绪论绪论一般作为论文的首篇。绪论应说明选题的背景、目的和意义，国内外文献综述以及论文所要研究的主要内容。文管类论文的绪论是毕业论文的开头部分，一般包括说明论文写作的目的与意义，对所研究问题的认识以及提出问题。绪论只是文章的开头，不必写章号。毕业设计（论文）绪论部分字数不多于全部论文字数的1/4。1.4.2 论文主体论文主体是论文的主要部分，要求结构合理，层次清楚，重点突出，文字简练、通顺。论文主体的内容要求参照大学本科生毕业设计（论文）的规定第五章。论文主体各章后应有一节“本章小结”。1.4.3 结论结论作为单独一章排列，但不加章号。结论是对整个论文主要成果的归纳，要突出设计（论文）的创新点，以简练的文字对论文的主要工作进行评价，一般为4001 000字。1.5 参考文献参考文献是论文不可缺少的组成部分，它反映了论文的取材来源和广博程度。论文中要注重引用近期发表的与论文工作直接有关的学术期刊类文献。对理工类论文，参考文献数量一般应在15篇以上，其中学术期刊类文献不少于8篇，外文文献不少于3篇；对文科类、管理类论文，参考文献数量一般为1020篇，其中学术期刊类文献不少于8篇，外文文献不少于3篇。在论文正文中必须有参考文献的编号，参考文献的序号应按在正文中出现的顺序排列。产品说明书、各类标准、各种报纸上刊登的文章及未公开发表的研究报告（著名的内部报告如PB、AD报告及著名大公司的企业技术报告等除外）不宜做为参考文献引用。但对于工程设计类论文，各种标准、规范和手册可作为参考文献。引用网上参考文献时，应注明该文献的准确网页地址，网上参考文献不包含在上述规定的文献数量之内。1.6 致谢对导师和给予指导或协助完成论文工作的组织和个人表示感谢。内容应简洁明了、实事求是，避免俗套。1.7 附录如开题报告、文献综述、外文译文及外文文献复印件、公式的推导、程序流程图、图纸、数据表格等有些不宜放在正文中，但有参考价值的内容可编入论文的附录中。 基于VHDL的智能函数发生器设计 第22页 共23页 2、论文书写规定2.1 论文正文字数理工类 论文正文字数不少于20 000字。文管类 论文正文字数12 00020 000字。其中汉语言文学专业不少于7 000字。外语类 论文正文字数8 00010 000个外文单词。艺术类 论文正文字数3 0005 000字。2.2 论文书写本科生毕业论文用B5纸计算机排版、编辑与双面打印输出。论文版面设置为：毕业论文B5纸、纵向、为横排、不分栏，上下页边距分别为2.5cm和2cm，左右页边距分别为2.4cm和2cm，对称页边距、左侧装订并装订线为0cm、奇偶页不同、无网格。论文正文满页为29行，每行33个字，字号为小四号宋体，每页版面字数为957个，行间距为固定值20磅。页眉。页眉应居中置于页面上部。单数页眉的文字为“章及标题”；双数页眉的文字为“大学本科生毕业设计（论文）”。页眉的文字用五号宋体，页眉文字下面为2条横线（两条横线的长度与版芯尺寸相同，线粗0.5磅）。页眉、页脚边距分别为1.8cm和1.7cm。页码。页码用小五号字，居中标于页面底部。摘要、目录等文前部分的页码用罗马数字单独编排，正文以后的页码用阿拉伯数字编排。2.3 摘要中文摘要一般为300字左右，外文摘要应与中文摘要内容相同，在语法、用词和书写上应正确无误，摘要页勿需写出论文题目。中、外文摘要应各占一页，编排装订时放置正文前，并且中文在前，外文在后。2.4 目录目录应包括论文中全部章节的标题及页码，含中、外文摘要；正文章、节题目；参考文献；致谢；附录。正文章、节题目（理工类要求编写到第3级标题，即.。文科、管理类可视论文需要进行，编写到23级标题。）2.5 论文正文2.5.1 章节及各章标题论文正文分章、节撰写，每章应另起一页。各章标题要突出重点、简明扼要。字数一般在15字以内，不得使用标点符号。标题中尽量不用英文缩写词，对必须采用者，应使用本行业的通用缩写词。2.5.2 层次层次以少为宜，根据实际需要选择。层次代号格式见表1和表2。表1 理工类论文层次代号及说明层次名称示 例说 明章第1章 章序及章名居中排，章序用阿拉伯数字节1.1 题序顶格书写，与标题间空1字，下面阐述内容另起一段条1.1.1 款1.1.1.1 题序顶格书写，与标题间空1字，下面阐述内容在标题后空1字接排项 (1) 题序空2字书写，以下内容接排，有标题者，阐述内容在标题后空1字 版心左边线 版心右边线表2 文管类论文层次代号及说明章节条款项一、 （一） 1. （1）居中书写空2字书写空2字书写空2字书写空2字书写 版心左边线 版心右边线各层次题序及标题不得置于页面的最后一行（孤行）。2.6 参考文献正文中引用文献标示应置于所引内容最末句的右上角，用小五号字体。所引文献编号用阿拉伯数字置于方括号“ ”中，如“二次铣削1”。当提及的参考文献为文中直接说明时，其序号应该与正文排齐，如“由文献8，1014可知”。经济、管理类论文引用文献，若引用的是原话，要加引号，一般写在段中；若引的不是原文只是原意，文前只需用冒号或逗号，而不用引号。在参考文献之外，若有注释的话，建议采用夹注，即紧接文句，用圆括号标明。不得将引用文献标示置于各级标题处。参考文献书写格式应符合GB77141987文后参考文献著录规则。常用参考文献编写项目和顺序应按文中引用先后次序规定如下：著作图书文献序号作者书名（版次）出版地：出版者，出版年:引用部分起止页 第一版应省略翻译图书文献序号作者书名（版次）译者出版地: 出版者，出版年:引用部分起止页 第一版应省略学术刊物文献序号作者文章名学术刊物名年，卷（期）：引用部分起止页学术会议文献序号作者文章名编者名会议名称，会议地址，年份出版地，出版者，出版年:引用部分起止页学位论文类参考文献序号研究生名学位论文题目出版地学校（或研究单位）及学位论文级别答辩年份:引用部分起止页 西文文献中第一个词和每个实词的第一个字母大写，余者小写；俄文文献名第一个词和专有名词的第一个字母大写，余者小写；日文文献中的汉字须用日文汉字，不得用中文汉字、简化汉字代替。文献中的外文字母一律用正体。作者为多人时，一般只列出前3名作者，不同作者姓名间用逗号相隔。外文姓名按国际惯例，将作者名的缩写置前，作者姓置后。学术会议若出版论文集者，可在会议名称后加上“论文集”字样。未出版论文集者省去“出版者”、“出版年”两项。会议地址与出版地相同者省略“出版地”。会议年份与出版年相同者省略“出版年”。学术刊物文献无卷号的可略去此项，直接写“年，（期）”。参考文献序号顶格书写，不加括号与标点，其后空一格写作者名。序号应按文献在论文中的被引用顺序编排。换行时与作者名第一个字对齐。若同一文献中有多处被引用，则要写出相应引用页码，各起止页码间空一格，排列按引用顺序，不按页码顺序。参考文献书写格式示例见附录1。2.7 名词术语科技名词术语及设备、元件的名称，应采用国家标准或部颁标准中规定的术语或名称。标准中未规定的术语要采用行业通用术语或名称。全文名词术语必须统一。一些特殊名词或新名词应在适当位置加以说明或注解。文管类专业技术术语应为常见、常用的名词。采用英语缩写词时，除本行业广泛应用的通用缩写词外，文中第一次出现的缩写词应该用括号注明英文全文。2.8 计量单位物理量计量单位及符号一律采用中华人民共和国法定计量单位（GB310031021993，见附录2），不得使用非法定计量单位及符号。计量单位符号，除用人名命名的单位第一个字母用大写之外，一律用小写字母。非物理单位（如件、台、人、元、次等）可以采用汉字与单位符号混写的方式，如“万tkm”，“t/（人a）”等。文稿叙述中不定数字之后允许用中文计量单位符号，如“几千克至1 000kg”。表达时刻时应采用中文计量单位，如“上午8点45分”，不能写成“8h45min”。计量单位符号一律用正体。2.9 外文字母的正、斜体用法按照GB310031021986及GB71591987的规定使用，即物理量符号、物理常量、变量符号用斜体，计量单位等符号均用正体。2.10 数字按国家语言文字工作委员会等七单位1987年发布的关于出版物上数字用法的规定，除习惯用中文数字表示的以外，一般均采用阿拉伯数字（参照附录3）。2.11 公式原则上居中书写。若公式前有文字（如“解”、“假定”等），文字顶格书写，公式仍居中写。公式末不加标点。公式序号按章编排，如第1章第一个公式序号为“（1-1）”，附录2中的第一个公式为（-1）等。 文中引用公式时，一般用“见式（1-1）”或“由公式（1-1）”。公式中用斜线表示“除”的关系时，若分母部分为乘积应采用括号，以免含糊不清，如a/(bcosx)。通常“乘”的