EDA课程设计----LED灯光控制器.doc

eda课程设计-led灯光控制器一、 设计要求：1、用vhdl语言设计一个led灯光控制器，使led灯管能连续发出四种以上 不同的显示形式。 2、led灯光变换的快慢节拍可以选择。3、具有清零开关。二、 设计方案根据系统设计要求可知，整个系统共有三个输入信号：控制led灯光变换节奏快慢的基准时钟信号clk，系统清零信号clr，led灯光节奏变换快慢选择开关speed；共有9个输出信号led8.0，分别用于模拟led灯。据此，我们可将整个led灯光控制器caideng分为两大部分：时序控制电路sx和显示控制电路xs，整个系统的组成原理图如图1.1所示三、 主要vhdl源程序：（1） 时序控制电路的vhdl源程序-sx.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sx is port(speed:in std_logic; clk:in std_logic; clr:in std_logic; clk1:out std_logic);end entity sx;architecture art of sx is signal ck:std_logic; begin process(clk,clr,speed) is variable temp:std_logic_vector(2 downto 0); beginif clr=1 then ck=0;temp:=000;elsif clkevent and clk=1 then if speed=1then if temp=011 then temp:=000; ck=not ck ; else temp:=temp+1; end if; else if temp=111 then temp:=000; ck=not ck ; else temp:=temp+1; end if; end if; end if;end process;clk1=ck;end architecture art;（2） 显示控制电路的vhdl源程序-xs.vhdlibrary ieee;use ieee.std_logic_1164.all;entity xs is port(clk1:in std_logic; clr:in std_logic; led:out std_logic_vector(8 downto 0);end entity xs;architecture art of xs is type state is(s0,s1,s2,s3,s4,s5,s6); signal current_state:state; signal flower:std_logic_vector(8 downto 0); begin process(clr,clk1) is constant f1:std_logic_vector(8 downto 0):=001001001; constant f2:std_logic_vector(8 downto 0):=010010010; constant f3:std_logic_vector(8 downto 0):=011011011; constant f4:std_logic_vector(8 downto 0):=100100100; constant f5:std_logic_vector(8 downto 0):=101101101; constant f6:std_logic_vector(8 downto 0):=110110110; -六种花型的定义 begin if clr=1 then current_state flower=zzzzzzzzz; current_state flower=f1; current_state flower=f2; current_state flower=f3; current_state flower=f4; current_state flower=f5; current_state flower=f6; current_state=s1; end case; end if;end process;led=flower;end architecture art;（3） 整个电路系统的vhdl源程序-caideng.vhdlibrary ieee;use ieee.std_logic_1164.all;entity caideng is port(clk:in std_logic; clr:in std_logic; speed:in std_logic; led:out std_logic_vector(8 downto 0);end entity caideng;architecture art of caideng is component sx is port(speed:in std_logic; clk:in std_logic; clr:in std_logic; clk1:out std_logic); end component sx; component xs is port(clk1:in std_logic; clr:in std_logic; led:out std_logic_vector(8 downto 0); end component xs; signal s:std_logic; begin u1:sx port map(speed,clk,clr,s); u2:xs port map(s,clr,led);end architecture art;四、系统仿真/硬件验证系统的有关仿真：时序控制电路sx、显示控制电路xs及整个电路系统caideng的仿真图分别如图1.2、图1.3和图1.4所示。五、心得及体会： 这次课程设计我学到很多很多的东西，我掌握了eda课程设计的基本方法与流程，学会了如何使用vhdl语言进行eda编程，感受到了vhdl语言的强大功能。我还学会了怎么样去制定计划，怎么样去实现这个计划，并掌握了在执行过程中怎么样去克服心理上的不良情绪。不仅巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识，掌握了一种系统的研究方法，可以进行一些简单的编程。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，对vhdl语言掌握得不够好。 这次的课程设计通过我的不懈努力终于顺利完成了，在设计中遇到了很多编程问题，最后在老师和同学的帮助下终于迎刃而解，在此我表示感谢！同时，对给过我帮助的所有同学和指导老师再次表示忠心的感谢！六、参考文献1 谭会生，张昌凡.eda技术及应用.西安：西安电子科技大学出版社，20012 朱正伟.eda技术