8088总线操作和时序 ppt课件

8088的总线操作和时序 l8088基本结构 l8088的总线 l时序的基本概念及8088时序 一、8088基本结构 l1、8088分成两大部件 l（1）执行部件EU l负责指令的执行、和对 其他部件的控制 l包括通用寄存器、ALU 、Flag(标志)和EU控制 单元 l（2）总线接口单元BIU l负责微处理器与存储器 、I/O接口的信息传递 l包括段寄存器、IP、总 线接口控制逻 辑、指令 队列等 BIU的功能和组成 l1、取指令 l2、传送数据 l3、形成物理地址 l- l4个段地址（CSDSESSS） lIP l指令队列 l20位的地址加法器 EU 的功能和组成 l1、指令译码、执行指令 l2、向BIU送偏移地址信息 l3、管理通用寄存器、和标志寄存器 l- l1、通用寄存器、标志寄存器、 l2、运算器部件、指令部件 2、寄存器结构 l 寄存器组 ：数据寄存器 指针寄存器 变址寄存器 段寄存器 3、8088的引脚 l40脚双列直插式 l20根地址线 l8根数据线（分时复用，ALE ） NMI 非屏蔽中断请求 INTR 屏蔽中断请求 CLK 时钟 RESET 复位 READY存储器或I/O接口的 应 答 TEST INTA 中断响应信号 ALE 地址锁存信号 lS3-S6分时复用（和周期状态有关 ） T1 状态时输出高四位地址 IO操作时不使用 T2、T3、Tw、T4输出本身状态 S3、S4指示被使用的段寄存器 l0 0 ES l0 1 SS l1 0 CS l1 1 DS S5中断允许标志 S6始终为低 二、8088的总线 l1、8088的两种组态 当要利用8088构成一个较小的系统时，系统 的地址总线可以由CPU的AD0AD7、 A8A15、A16A19通过地址锁存器8282构 成，数据总线直接由AD0AD7提供，也可 以通过发送/接收接口芯片8286供给（增大 总线的驱动能力），系统的控制总线直接由 CPU的控制线供给。 若要构成的系统较大，要求有较强的驱动能 力，8088要通过一个总线控制器8288来形成 各种总线周期，控制信号由8288给出。这时 ，8088就处在最大组态。 在两种组态下，8088引脚的脚2431有不同 的名称和意义，引脚MN/MX定义8088处在 什么组态。当MN/MX连接电源（+5V）时 则为最小组态，若接地则为最大组态。 （1）最小组态 l最小组态下引脚2431定义如 下 IO/M：区分是访问存储器还是 I/O。 /WR /INTA：CPU输出的中断响应信 号。 ALE DT/R：数据发送/接收信号。 /DEN：数据允许信号 HOLD，HLDA：总线请求和总 线请求响应信号。 /SSO：系统状态信号 IO/MDT/R SSO性能 100中断响应 101读I/O 110写I/O 111Halt 000取指 001读存储器 010写存储器 011无源 8284 时钟发生器 CLK READY RESET 等待状态 发生器 MN/MX IO/M /INTA /RD /WR DT/R /DEN AD0AD7 ALE A8A19 +5V STB /OE 8282 8286 T /OE MCS-80 外设 2716 (ROM) 2147 (RAM) 地址 数据 （2）最大组态 l最大组态下引脚2431定义如下 /S2、/S1、/S0：区分是访问存储 器还是I/O。 /RQ/GT0、/RQ/GT1：总线请求/允 许信号 /LOCK：CPU占用系统总线锁存 信号。 QS1、QS0：指示8088内部指令队 列状态。 QS1QS0性能 01无操作 01队列中操作码的第一个字节 10队列空 11队列中的其他字节 /S2/S1/S0性 能 000中断响应 001读I/O 010写I/O 011Halt 100取指 101读存储器 110写存储器 111无源 8284 时钟发生器 CLK READY RESET 等待状态 发生器 MN/MX /S0 /S1 /S2 /LOCK AD0AD7 A8A19 GND STB /OE 8282 8286 T /OE MCS-80 外设 2716 (ROM) 2147 (RAM) 地址 数据 /S0 /S1 /S2 DEN DT/R ALE /MROC /INTA /AIOWC /MWTC /AMWC /IORC /IOWC 三、8088的时序 l1、时序的基本概念 l（1）指令周期、总线周期和T状态 指令周期（Instruction Cycle）：执行一条指令所需 要的时间。 总线周期（Bus Cycle）：CPU从存储器或输入输出 端口存取一个字节所需的时间。每个指令周期可划 分为若干的总线周期。 每个总线周期包含4个T状态（T State），即T1、T2 、T3、T4。每个T状态是8088处理动作的最小单位 ，即时钟周期（Clock Cycle）。 4个状态 lT1: 输出地址并锁存 lT2：取消地址 lT3：数据在总线上 lT4：读写数据，结束总线周期 （2）Tw状态 lREADY准备就绪输入线决定是否在T3、T4状态 之间插入Tw状态。 l存储器或输入输出设备准备就绪时置READY为 高；否则置为低。 lCPU在T3的下降沿采样READY，如不为高则插 入Tw状态。并且在Tw的下降沿继续采样READY 信号，为低则继续插入Tw状态，直到READY维 高进入T4状态。 l2、8088时序 l（1）存储器读周期 l（2）存储器写周期 l（3）I/O周期 l 与存储器读