EDA课程设计-数字钟.doc

eda 数字钟 2008070709 1 eda 期期 末末 设设 计计 设计名称设计名称： 数 字 钟 学学 院院：物理与电子工程学院 年年 级级：2008 级 7 班 姓姓 名：名：* 学学 号：号：2008070709 2010 年 5 月 25 日 eda 数字钟 2008070709 2 一一 实验目的实验目的 练习综合设计能力，设计一个含有时、分、秒的时钟，并练习综合设计能力，设计一个含有时、分、秒的时钟，并 且可以设置、清除、且可以设置、清除、12/24 小时工作模式的切换、仿电台小时工作模式的切换、仿电台 整点报时。整点报时。 二二 实验内容实验内容 基本要求基本要求 （1）具有具有“秒秒” 、 “分分” 、 “时时”计时功能计时功能 （2）能进行能进行 24/12 小时制计时模式切换小时制计时模式切换 拓展要求拓展要求 （1）具有校时设置和清除功能，能够对具有校时设置和清除功能，能够对“分分”和和“时时”进行调进行调 整整 （2）具有整点报时功能具有整点报时功能 三三 实验原理实验原理 第一个模块为计时、校时、响铃模块，第二个为第一个模块为计时、校时、响铃模块，第二个为 12 与与 24 进制进制 相互转换。相互转换。 eda 数字钟 2008070709 3 四四 本实验介绍（本实验介绍（各按钮所对应实验箱按钮键引脚图各按钮所对应实验箱按钮键引脚图） （1）功能：功能：a 具有具有“秒秒” 、 “分分” 、 “时时”计时功能计时功能 b 能进行能进行 24/12 小时制计时模式切换小时制计时模式切换, 具有校时设置和清具有校时设置和清 除功能，能够对除功能，能够对“分分”和和“时时”进行调整进行调整 c.在在 59 分分 56 秒、秒、57 秒、秒、58 秒、秒、59 秒报时秒报时 （2）按钮功能：）按钮功能：clk:计数计数 1hz 脉冲，脉冲，clk1024 和和 clk512 报报 时脉冲；时脉冲； en=0 为校时模式，为校时模式，en=1 为计数模式；为计数模式； swich=1 则则 12 进制到进制到 24 进制进制,swich=0 则则 24 到到 12 进制；进制； 第三和第八数码管为标志第三和第八数码管为标志：a:上午标志上午标志d:下午标志下午标志 ， e：24 进制计数模式标志进制计数模式标志 shi,fen:对时、分的校正对时、分的校正；都按都按 fen 下时，对分低位校正，按下下时，对分低位校正，按下 shi 对时校正，按对时校正，按 shi 和和 fen 下分，对高位分校正（均自动校正）下分，对高位分校正（均自动校正） 。 （2）系统对应按钮系统对应按钮：键：键 1：计数：计数/校时模式控制；键校时模式控制；键 2：分低位校时；：分低位校时； 键键 3：复位：复位； 键键 4：时位校时；键：时位校时；键 5：进制转换：进制转换 五五 实验结果实验结果 视屏：视屏：学习实验视频学习实验视频 - 专辑专辑 - 优酷视频优酷视频 六六 设计程序：设计程序： (1) -*计数计数/校时校时/响铃响铃* library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity shifenmiao is port(clk,rst, clk0,clk1,en,shi1,fen1 : in std_logic; cq : out std_logic_vector(31 downto 0);- 计数输出 eda 数字钟 2008070709 4 sign:out std_logic; dxwsign:out std_logic ); end entity shifenmiao; architecture bhave1 of shifenmiao is signal x : std_logic; signal ab : std_logic_vector(1 downto 0); signal cqi : std_logic_vector(31 downto 0); begin ab 0); sxsign:=0;- 计数器清零复位 else if clkevent and clk = 1 then- 上升沿判断 if en = 1 then if cqi(3 downto 0) if cqi(15 downto 12) if cqi(27 downto 24) if cqi(19 downto 16)null; end case; end if; end if; end if; if cqi(31 downto 28)=“0001“and cqi(27 downto 24)=“0010“ then-清零 cqi(19 downto 16) clk,en=en,rst=rst,sign=sign,clk0=clk512,clk1=clk1048, cq=d2,dxwsign=d1,shi1=shi,fen1=fen); u2: eh12swich24 port map(cqi24=cout,cqi12=d2,sign12=d1,swsign12=swich); end struc; 七七 程序编译、仿真程序编译、仿真 （1） 编译结果编译结果 eda 数字钟 2008070709 8 （2）仿真波形）仿真波形 eda 数字钟 2008070709 9 八八 引脚配置引脚配置 eda 数字钟 2008070709 10 九实验总结九实验总结 1.实验中遇到许多难题，比如信号不能多次赋值（解决：做实验中遇到许多难题，比如信号不能多次赋值（解决：做 多个元件）多个元件） ，分频比较难实现（解决：外部输入脉冲，替，分频比较难实现（解决