数字电路教程06

1、第六章 时序逻辑电路时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。最后简要介绍同步时序逻辑电路的设计方法。6.1 时序逻辑电路的基本概念一时序逻辑电路的结构及特点时序逻辑电路电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。由触发器作存储器件的时序电路的基本结构框图

2、如图 6.1.1 所示，一般来说，它由组和电路和触发器两部分组成。输入 X1Z1输出信号 Xi组合电路Zj信号Q1D1触发器触发器触发器输入信号输出信号电路QmCPDm图6.1.1时序逻辑电路框图二 时序逻辑电路的分类按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。米里型电路的外部输出Z既与触发器的状态Qn有关，又与外部输入X有关。而莫尔型电路的外部输出Z仅与触发器的状态Qn有关，而与外部输入X无关。6.2 时序逻辑电路的一般分析方法一 分析时序逻辑电路的一般步骤

3、1根据给定的时序电路图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。2将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。3根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。下面举例说明时序逻辑电路的具体分析方法。二同步时序逻辑电路的分析举例例 6.2.1：试分析图 6.2.2 所示的时序逻辑电路Q1Q0FF1=1FF0=1=1 1J1JC1XZ&C111K11KCP图 6.2.2例 6.2.1 的逻辑电路图解：由于图 6.2.

4、2 为同步时序逻辑电路，图中的两个触发器都接至同一个时钟脉冲源 CP，所以各触发器的时钟方程可以不写。（1）写出输出方程：Z = (X Q n ) Q n（6.1.5）10（2）写出驱动方程：J= X QnK0= 1（6.1.6a）01J= X QnK= 1（6.1.6b）101（3）写出 JK 触发器的特性方程Qn+1 = J Qn + KQn ，然后将各驱动方程代入 JK 触发器的特性方程，得各触发器的次态方程：Q n+1= JQn +Qn = (X Qn )Q n（6.1.7a）0K000010Q n+1= JQ n +Q n= (X Qn ) Qn（6.1.7b）K1111101（4）

5、作状态转换表及状态图由于输入控制信号 X 可取 1，也可取 0，所以分两种情况列状态转换表和画状态图。当 X=0 时。将 X=0 代入输出方程（6.1.5）和触发器的次态方程（6.1.7），则输出方程简化为：；触发器的次态方程简化为：Q n+1Z = QnQn= Q n Q n，Qn+1= Qn Qn 。10010101设电路的现态为Q1nQ0n = 00 ，依次代入上述触发器的次态方程和输出方程中进行计算，得到电路的状态转换表如表 6.2.1 所示。根据表 6.2.1 所示的状态转换表可得状态转换图如图 6.2.3 所示。Q1Q0表 6.2.1 X=0 时的状态表/0现 态次态输出00/00

6、110QnQ nQn+1Qn+1Z/11010000106.2.3X=0时的状态图01100当 X=1 时。10001输出方程简化为：Z = Q1n Q0n ；触发器的次态方程简化为：Q n+1= Qn Qn，Qn+1= Qn Qn010101计算可得电路的状态转换表如表 6.2.2 所示，状态图如图 6.2.4 所示。Q1Q0表 6.2.2X=1 时的状态表/1/0现 态次态输出001001Q nQ nQn+1Qn+1Y/01010001016.2.4X=1时的状态图 1001001000将图 6.2.3 和图 6.2.4 合并起来，就是电路完整的状态图，如图 6.2.5 所示。（5）画时序

7、波形图。如图 6.2.6 所示。0/0CP001/001X1/11/0Q00/10/0Q110Z图6.2.5例6.2.1完整的状态图图 6.2.6 例 6.2.1 电路的时序波形图（6）逻辑功能分析该电路一共有 3 个状态 00、01、10。当 X=0 时，按照加 1 规律从 00011000 循环变化，并每当转换为 10 状态（最大数）时，输出 Z=1。当 X=1 时，按照减 1 规律从 1001 0010 循环变化，并每当转换为 00 状态（最小数）时，输出 Z=1。所以该电路是一个可控的 3 进制计数器，当 X=0 时，作加法计数，Z 是进位信号；当 X=1 时，作减法计数，Z 是借位信

8、号。三异步时序逻辑电路的分析举例由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。例 6.2.2：试分析图 6.2.7 所示的时序逻辑电路Q1Q0Z&FF1C11DFF0C1CP1D图 6.2.7 例 6.2.2 的逻辑电路图解：（1）写出各逻辑方程式。时钟方程：CP0=CP （时钟脉冲源的上升沿触发。）CP1=Q0 （当FF0的Q0由 01 时，Q1才可能改变状态，否则Q1将保持原状态不变。）输出方程：Z = Q n Q n（6.1.8）10各触发器的驱动方程：D = QnD = Qn（6.1.9）0011（2）将各驱动方程代入 D 触发器的特性方程，得各触发器的次

9、态方程：n+1Q0= D0= Q0n（CP 由 01 时此式有效）（6.1.10a）Q n+1= D = Q n（Q 由 01 时此式有效）（6.1.10b）1110（3）作状态转换表、状态图、时序图表 6.2.3 例 6.2.2 电路的状态转换表现态次态输出时钟脉冲Q nQ nQn+1Qn+1ZCP1CP010100011111100010010010000根据状态转换表可得状态转换图如图 6.2.8 所示，时序图如图 6.2.9 所示。Q1Q0CP00/111/010/001Q0Q1/0Z图 6.2.8例 6.2.2 电路的状态图图 6.2.9例 6.2.2 电路的时序图（5）逻辑功能分析

10、由状态图可知：该电路一共有 4 个状态 00、01、10、11，在时钟脉冲作用下，按照减 1 规律循环变化，所以是一个 4 进制减法计数器，Z 是借位信号。6.3 计数器计数器用以统计输入脉冲 CP 个数的电路。计数器的分类：按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。一二进制计数器1二进制异步计数器（1）二进制异步加法计数器。图 6.3.1 所示为由 4 个下降沿触发的JK触发器组成的 4 位异步二进制加法计数器的逻辑图。图中J

11、K触发器都接成T触发器（即J=K=1）。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。Q3Q2Q1Q0FF3FF21FF1FF0Q1JQ1JQ1JQ1JC1C1C1C1CP 计数脉冲1K1K1K1KRRRRCR 清零脉冲图 6.3.1由 JK 触发器组成的 4 位异步二进制加法计数器的逻辑图由于该电路的连线简单且规律性强，无须用前面介绍的分析步骤进行分析，只需作简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法”。用“观察法”作出该电路的时序波形图如图 6.3.2 所示，状态图如图 6.3.3 所示。由状态图可见，从初态

12、0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加 1，所以是二进制加法计数器（4 位）。又因为该计数器有 00001111 共16 个状态，所以也称 16 进制（1 位）加法计数器或模 16（M=16）加法计数器。CP Q0Q1Q2Q3图 6.3.2 图 6.3.1 所示电路的时序图Q3Q2Q1Q00000 0001 0010 0011 0100 0101 0110 01111111 1110 1101 1100 1011 1010 1001 1000图 6.3.3 图 6.3.1 所示电路的状态图另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数

13、脉冲(CP)周期的 2 倍、4倍、8 倍、16 倍，也就是说，Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频，因而计数器也可作为分频器。异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模 2n计数器，或 2n分频器。（2）二进制异步减法计数器将图 6.3.1 所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的Q 端就可构成二进制异步减法计数器，其工作原理请读者自行分析。图 6.3.4 所示是用 4 个上升沿触发的 D 触发器组成的 4 位异步二进制减法计数器的逻辑图。Q3Q2Q1

14、Q0FF3FF2FF1FF0QRQRQRQRCR 清零脉冲C1CP计数脉冲C1C1C1Q31DQ21DQ11DQ01D图 6.3.4D 触发器组成的 4 位异步二进制减法计数器的逻辑图从图 6.3.1 和图 6.3.6 可见，用 JK 触发器和 D 触发器都可以很方便地组成二进制异步计数器。方法是先将触发器都接成 T触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。CP Q0 Q1 Q2 Q3 图 6.3.5 图 6.3.4 电路的时序图Q3Q2Q1Q00000 1111 1110 1101 1100 1011 1010 10010001 0010 00

15、11 0100 0101 0110 0111 1000图 6.3.6 图 6.3.4 电路的状态图在二进制异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以异步计数器的工作速度较低。为了提高计数速度，可采用同步计数器。2二进制同步计数器（1）二进制同步加法计数器图 6.3.7 所示为由 4 个 JK 触发器组成的 4 位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲 CP，显然，这是一个同步时序电路。各触发器的驱动方程分别为：J0=K0=1，J1=K1=Q0，J2=K2=Q0Q1，J3=K3=Q0Q1Q2Q3

16、Q2Q1Q01FF3FF2FF1FF0Q 1J &Q 1J &Q1JQ1JC1C1C1C11K &1K&1K1KRRRRCP 计数脉冲CR 清零脉冲图 6.3.74 位同步二进制加法计数器的逻辑图由于该电路的驱动方程规律性较强，也只需用“观察法”就可画出时序波形图或状态表。表 6.3.1图 6.3.7 所示 4 位二进制同步加法计数器的状态表计数脉冲序号电 路 状 态等效十进制数Q3Q2Q1Q000000010001120010230011340100450101560110670111781000891001910101010111011111211001213110113141110141

17、51111151600000由于同步计数器的计数脉冲 CP 同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步计数器复杂。（2）二进制同步减法计数器4 位二进制同步减法计数器的状态表如表 6.3.2 所示，分析其翻转规律并与 4 位二进制同步加法计数器相比较，很容易看出，只要将图 6.3.7 所示电路的各触发器的驱动方程改为：J0=K0=1J1=K1=Q0J2=K2=Q0 Q1J3=K3= Q0 Q1Q2就构成了 4 位二进制同步减法计数器。表 6.3.24 位二进制同步减法计数器的状态表计数脉冲序号电 路 状 态等效十进制

18、数Q3Q2Q1Q00000001111115211101431101134110012510111161010107100198100089011171001106110101512010041300113140010215000111600000（3）二进制同步可逆计数器既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的 4 位二进制同步加法计数器和减法计数器合并起开，并引入一加/减控制信号 X 便构成 4 位二进制同步可逆计数器，如图 6.3.8 所示。由图可知，各触发器的驱动方程为：J0=K0=1J1=K1= XQ0 + X Q0J2=K2= XQ0 Q1 + X Q0 Q1J

19、3=K3=XQ0 Q1Q2 + X Q0 Q1 Q2Q3Q2Q1Q0FF3Q 1JC11KR 1&FF2Q 1JC11KR1FF1&Q1JC1&1KR1X加/减FF01控制信号&Q1JC1&1KRCP 计数脉冲CR 清零脉冲图 6.3.8二进制可逆计数器的逻辑图当控制信号X=1 时，FF1FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当控制信号X=0 时，FF1FF3中的各J、K端分别与低位各触发器的Q 端相连，作减法计数，实现了可逆计数器的功能。3集成二进制计数器举例（1）4 位二进制同步加法计数器 74161表 6.3.3 74161 的功能表清零预置使能时钟预置数据输入输

20、出工作模式RDLDEP ETCPD3 D2 D1 D0Q3Q2Q1Q00 0000异步清零10d3 d2 d1 d0d3d2d1d0同步置数110 保持数据保持110 保持数据保持1111 计数加法计数由表可知，74161 具有以下功能： 异步清零。当RD0 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ00000），称为异步清零。 同步并行预置数。当RD1、LD0 时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2QlQ0d3d2d1d0。由于这个操作要与CP上升沿同步，所以称为同步预置数。 计数

21、。当RDLDEPET1 时，在CP端输入计数脉冲，计数器进行二进制加法计数。 保持。当RDLD1，且 EP ET 0，即两个使能端中有 0 时，则计数器保持原来的状态不变。这时，如EP0、ET1，则进位输出信号RCO保持不变；如ET0 则不管EP状态如何，进位输出信号RCO为低电平 0。RDLDD0D1D2 D3 CPEPETQ0Q1Q2Q3RCO012131415012异步同步加法计数保持清零置数图 6.3.11 74161 的时序图（2）4 位二进制同步可逆计数器 74191图 6.3.12（a）是集成 4 位二进制同步可逆计数器 7419l的逻辑功能示意图，（b）是其引脚排列图。其中LD

22、是异步预置数控制端，D3、D2、D1、D0是预置数据输入端；EN是使能端，低电平有效；D/U 是加/减控制端，为 0 时作加法计数，为 1 时作减法计数；MAX/MIN是最大/最小输出端，RCO是进位/借位输出端。Vcc D0CP RCOMAX/MIN1615141312LD D2 D311109Q3Q2Q1Q0 D/URCOEN7419174191MAX/MINCPLD D3 D2 D1D012345678D1Q1Q0EN D/U Q2 Q3 GND（a）（b）图 6.3.127419l 的逻辑功能示意图及引脚图（a）逻辑功能示意图（b）引脚图表 6.3.4 74191 的功能表预置使能加/

23、减控制时钟预置数据输入输出工作模式LDEND/UCPD3 D2 D1 D0Q3 Q2 Q1 Q00d3 d2d1 d0d3 d2d1 d0异步置数11 保持数据保持100 加法计数加法计数101 减法计数减法计数表 6.3.4 是 7419l 的功能表。由表可知，74191 具有以下功能： 异步置数。当LD0 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，并行输入端的数据d3d2d1d0被直接置入计数器的输出端，即Q3Q2QlQ0d3d2d1d0。由于该操作不受CP控制，所以称为异步置数。注意该计数器无清零端，需清零时可用预置数的方法置零。 保持。当LD1 且EN1 时，则计数器保持原来

24、的状态不变。 计数。当LD1 且EN0 时，在CP端输入计数脉冲，计数器进行二进制计数。当D/U =0 时作加法计数；当D/U =1 时作减法计数。另外，该电路还有最大/最小控制端 MAX/MIN 和进位/借位输出端 RCO。它们的逻辑表达式为：MAX/MIN=(D / U ) Q3Q2Q1Q0 + D / U Q3 Q2 Q1Q0RCO= EN CP MAX / MIN 即当加法计数，计到最大值 1111 时，MAX/MIN 端输出 1，如果此时 CP=0，则 RCO=0，发一个进位信号；当减法计数，计到最小值 0000 时，MAX/MIN 端也输出 1。如果此时 CP=0，则 RCO=0，

25、发一个借位信号。二非二进制计数器N进制计数器又称模N计数器，当N=2n时，就是前面讨论的n位二进制计数器；当N2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器，下面讨论 8421BCD码十进制计数器。18421BCD 码同步十进制加法计数器图 6.3.14 所示为由 4 个下降沿触发的 JK 触发器组成的 8421BCD 码同步十进制加法计数器的逻辑图。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析：（1）写出驱动方程：J 0= 1K0= 1J1= QnQnK1= Qn300J2= QnQnK2= QnQn1010J3= QnQnQnK3= Qn2100（2）写出 JK

26、触发器的特性方程Qn=1 = J Qn + KQn ，然后将各驱动方程代入 JK 触发器的特性方程，得各触发器的次态方程：Q0 n+1 = J 0 Q0n + K0 Q0n = Q0nQ1 n+1 = J1 Q1 n + K1Q1n = Q3n Q0n Q1n + Q0n Q1nQ2 n+1 = J 2 Q2n + K2 Q2n = Q1n Q0n Q2n + Q1n Q0n Q2nQ3 n+1 = J 3 Q3n + K3Q3n = Q2n Q1n Q0n Q3n + Q0n Q3nQ3Q2Q1Q01FF3FF2FF1FF0Q 1J &Q 1J &Q 1J &Q1JC1C1C1C11K1K&

27、1K1KRRRRCP 计数脉冲CR 清零脉冲图 6.3.148421BCD 码同步十进制加法计数器的逻辑图（3）作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表 6.3.5 所示。表 6.3.5 图 6.3.14 电路的状态表现 态次态计数脉冲序号Q nQ nQ nQ nQn+1Qn+1Qn+1Qn+132103210000000001100010010200100011300110100401000101501010110601100111701111000810001001910010000（4）作状态图及时序图。根据状态转换表作出电路的状态图如图

28、6.3.15 所示，时序图如图 6.3.16 所示。由状态表、状态图或时序图可见，该电路为一 8421BCD 码十进制加法计数器。Q3Q2Q1Q00000 0001 0010 0011 01001001 1000 0111 0110 0101图 6.3.15 图 6.3.14 的状态图12345678910CP Q0Q1Q2Q3图 6.3.16图 6.3.14 的时序图（5）检查电路能否自启动。由于图 6.3.14 所示的电路中有 4 个触发器，它们的状态组合共有 16 种，而在 8421BCD 码计数器中只用了 10 种，称为有效状态，其余 6 种状态称为无效状态。在实际工作中，当由于某种原

29、因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。用同样的分析的方法分别求出 6 种无效状态下的次态，补充到状态图中，得到完整的状态转换图，可见，电路能够自启动。Q3Q2Q1Q01010101111001110 1111 0000 0001 0010 0011 0100 1101有效循环1001 1000 0111 0110 0101图 6.3.17图 6.3.14 完整的状态图28421BCD 码异步十进制加法计数器图 6.3.18 所示为由 4 个下降沿触发的 JK 触发器组成的 8421BCD 码异步十进制加法计数器的逻辑图。用前面介绍的

30、异步时序逻辑电路分析方法对该电路进行分析：Q3Q2Q1Q0FF3FF21FF1FF0Q1J &Q1JQ1JQ1JC1C1C1C1CP 计数脉冲1K1K1K1KRRRRCR 清零脉冲图 6.3.188421BCD 码异步十进制加法计数器的逻辑图（1）写出各逻辑方程式。时钟方程：CP0=CP （时钟脉冲源的上升沿触发。）CP1=Q0 （当FF0的Q0由 10 时，Q1才可能改变状态，否则Q1将保持原状态不变。） CP2=Q1 （当FF1的Q1由 10 时，Q2才可能改变状态，否则Q2将保持原状态不变。） CP3=Q0 （当FF0的Q0由 10 时，Q3才可能改变状态，否则Q3将保持原状态不变。）各

31、触发器的驱动方程：J 0= 1K0= 1J1= Q3nK1= 1J 2= 1K2= 1J3= QnQnK3= 121（2）将各驱动方程代入 JK 触发器的特性方程，得各触发器的次态方程：n+1Q0= J 0 Q0n +Q0n = Q0n（CP 由 10 时此式有效）K0Q n+1= JQ n +Qn = QnQn（Q 由 10 时此式有效）K11111310n +1Q= JQ n +Q n= Q n（Q 由 10 时此式有效）K2222221Q n+1 = JQn+Qn = QnQn Qn（Q 由 10 时此式有效）K333332130（3）作状态转换表。设初态为Q3Q2Q1Q0=0000，代

32、入次态方程进行计算，得状态转换表如表 6.3.6 所示。表 6.3.6 图 6.3.14 电路的状态表现 态次态时钟脉冲计数脉冲序号Q nQ nQ nQ nQn+1Qn+1Qn+1Qn+1CP3CP2CP1CP0321032100000000010001000100100200100011000300110100401000101000501010110060110011100070111100000081000100190100100003集成十进制计数器举例（1）8421BCD 码同步加法计数器 74160其功能表如表 6.3.7 所示。各功能实现的具体情况参见 74161 的逻辑图。其中进位输出端 RCO 的逻辑表达式为：RCO= ET Q3 Q0VccRCO Q0Q1 Q2 Q3 ET LD161514131211109Q3Q2Q1Q0ETRCO7416074161EPRD LD D3