第四章LXY-2.ppt

1、（4-1）,第四章 若干典型的组合逻辑功能器件, 4.4.1编码器 4.4.2译码器/数据分配器 4.4.3数据选择器 4.4.4数值比较器 4.4.5算术运算电路,（4-2）, 4.4.1 编码器,编码对于我们并不陌生，像电话号码、邮政编码、学号等，但这些都是用十进制数表示的编码。在数字电路中，一般用的是二进制编码。 所谓编码就是赋予选定的一系列二进制代码以固定的含义。 编码器-具有编码功能的逻辑电路,编码器,译码器,某种信号,二进制代码,译码,编码,（编码和译码是 互为可逆的相反过程）,（4-3）,n位二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,将一系列信号状态编制

2、成二进制代码。,1 二进制编码器,N为输入信号个数，n为输出编码位数，则必有如下关系成立: 2n N (取其最小整数）,（4-4）,例1：设计一个4/2线编码 器，其功能表如下：,故其逻辑表达式如下所示:,解：设编码器为高电平输入有效，列真值表：,（4-5）,例2：用与非门组成8线 / 3线编码器 （ -三位二进制编码器）,设八个输入端为I0I7，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图。,（4-6）,真值表(低电平输入有效),（4-7）,I0,I1,I2,I3,

3、I4,I5,I6,I7,F3,F2,F1,8-3译码器逻辑图,（4-8）,存在的问题1： 若 I1 、I2 同时按下， F2F1F0输出？怎样与I3 按下区分呢？ （想一想）,存在的问题2： I0用 000表示，但当没有输入信号时，即I0 I7 均为 1 时，F2F1F0 同样输出000，怎样区分呢？（想一想）,（4-9）,例3+、2位二进制优先编码器,设I3的优先级别最高，I2次之，依此类推，I0最低。,真值表,逻辑表达式,无关因子！,（4-10）,例3、3位二进制优先编码器,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设I7的优先级别最高，I6次之，依此类推，I0

4、最低。,真值表,（4-11）,逻辑表达式,（4-12）,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,（4-13）,集成3位二进制优先编码器74LS148,（4-14）,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑0(低电平）有效,（4-15）,（4-16）,（4-17）,8_3线优先编码器74LS348：,（4-18）,（4-19）,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0 I9,输出：F3 F0,列出状态表如下：,2 二-十进制编码器,1

5、、8421 BCD码编码器,（4-20）,状态表,（4-21）,逻辑表达式,逻辑图,（4-22）,2、8421 BCD码优先编码器,真值表,（4-23）,逻辑表达式,（4-24）,逻辑图,（4-25）,3、集成线-4线优先编码器,（4-26）,（4-27）,（4-28）,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。 编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。,（4-29）,译码是编码的逆过程，把代码状态的特定含义翻译出来，实现译码操作的电路称为译码器。,译码器的输入：,

6、一组二进制代码,译码器的输出：,一组高低电平信号,4.4.2 译码器,1 二进制译码器,2 二-十进制译码器,3 显示译码器,4 译码器的应用,（4-30）,1 二进制译码器,设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。,（4-31）,1、3位二进制译码器,真值表,输入：3位二进制代码输出：8个互斥的信号,（4-32）,逻辑表达式,逻辑图,电路特点：与门组成的阵列,（4-33）,2、集成二进制译码器74LS138,A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。

7、当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。,（4-34）,74LS138逻辑图,（4-35）,真值表,输入：自然二进制码,输出：低电平有效,（4-36）,3、74LS138的级联,（4-37）,74LS139的功能表,“”表示低电平有效。,输入 输出,（4-38）,74LS139管脚图,一片139内包含两个2-4译码器,（4-39）,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。

8、,2 二-十进制译码器,1、8421 BCD码译码器,把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。,（4-40）,真值表,（4-41）,逻辑表达式,逻辑图,（4-42）,将与门换成与非门，则输出为反变量，即为低电平有效。,（4-43）,、集成8421 BCD码译码器74LS42,（4-44）,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,3 显示译码器,（4-45）,显示器件：,常用的是七段显示器件,1、数码显示器,（4-46）,显示器件：,常用的是七段显示器件,a,b,c,d,f,g,a

9、b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,（4-47）,LED器件的结构与显示原理：,（4-48）,2、显示译码器,真值表仅适用于共阴极LED,真值表,（4-49）,a的卡诺图,（4-50）,b的卡诺图,c的卡诺图,（4-51）,d的卡诺图,e的卡诺图,（4-52）,f的卡诺图,g的卡诺图,（4-53）,逻辑表达式,（4-54）,逻辑图,（4-55）,2、集成显示译码器74LS48,引脚排列图,（4-56）,功能表,（4-57）,辅助端功能,（4-58）,例：利用译码器将采样数据分时送入计算机。,4 译码器的应用-地址译码,

10、（4-59）,工作原理：（以A0A1=00为例）,脱离总线,（4-60）,由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。,例1 试用译码器和门电路实现逻辑函数,译码器的应用- -用二进制译码器实现逻辑函数,（4-61）,解：,（1）将逻辑函数转换成最小项表达式，再转换成与非与非形式。,=m3+m5+m6+m7,=,（2）该函数有三个变量，所以选用3线8线译码器74LS138。 用一片74LS138加一个与非门就可实现逻辑函数Y，逻辑图如图1所示。,（4-62）,（4-63）,写出函数的标准与或表达式，并变换为与非-与非形式。,画出用二进制译码器和

11、与非门实现这些函数的接线图。,练习: 试用译码器74LS138和门电路实现全加器,（4-64）,本节小结,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上门即可实现任何组合逻辑函数。,（4-65）,5 数据分配器,1 1路-4路数据分配器,2 集成数据分配器及其应用,（4-66）,1. 1路-4路数据分配器,由地址

12、码决定将输入数据送给哪路输出。,真值表,逻辑表达式,地址变量,（4-67）,逻辑图,对比:译码器的表达式与逻辑图!,（4-68）,. 集成数据分配器及其应用,-将二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。,由74LS138构成1路-8路数据分配器,（4-69）,数据分配器的应用,数据分配器和数据选择器一起构成数据分时传送系统,（4-70）,本节小结,数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。 数据分配器就是带选通控制端即使能端的二进制译码器。只要在使

13、用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。 数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。,（4-71）,从一组数据中选择一路信号进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个单刀多投开关。究竟选择哪一路信号，则由相应的控制信号决定。,4.4.3 数据选择器,（4-72）,1 4选1数据选择器的设计,2 集成数据选择器,3 数据选择器的应用,（4-73）,1 4选1数据选择器的设计,1.列真值表,2.逻辑表达式,地址输入,由地址码决定从路输入中选择哪路输出

14、。,（4-74）,3.逻辑图,（4-75）,1.74LS153：集成双4选1数据选择器,选通控制端G为低电平有效,2 集成数据选择器,（4-76）,2.74LS151：集成8选1数据选择器,（4-77）,74LS151的逻辑图,（4-78）,74LS151的真值表,（4-79）,扩展:用两片74LS151构成十六选一数据选择器,1,D0D7,D0D7,（4-80）,用两片74LS151构成十六选一数据选择器,D0,D7,A0,A1,A2,1,D0,D7,A0,A1,A2,A0,A1,A2,A3,D8,D15,D0,D7,D8D15,D8D15,（4-81）,3 用数据选择器实现逻辑函数,基本原

15、理,数据选择器的主要特点：,（1）提供了地址变量的全部最小项。,（2）具有标准与或表达式的形式。,因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。,（4-82）,1.当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数,例1 试用8选1数据选择器74151实现逻辑函数：L=AB+BC+AC,解：将逻辑函数转换成最小项表达式：,=m3+m5+m6+m7,画出连线图:,（4-83）,2.当逻辑函数的变量个数大于数据选择器的地址输入变量个数时,例2 用4选1数据选

16、择器实现逻辑函数：,解:令A1=A、A0=B，则,而4选1数据选择器输出信号的表达式：,故比较L和Y，得：,画连线图：,（4-84）,例 试用8选1数据选择器74151实现全加器,（4-85）,用数据选择器实现函数：,练习,选用8选1数据选择器74LS151,设A2=A、A1=B、A0=C,求Di,画图,（4-86）,例3：用八选一数据选择器和最少的与非门实现如下的多功能组合逻辑电路,解：由题意得：,0 A M0 M1,F,（4-87）,本节小结,数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。

17、数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 用数据选择器实现组合逻辑函数的步骤：选用数据选择器确定地址变量求Di画连线图。,（4-88）,4.4.4 数值比较器,1 1位数值比较器,2 4位数值比较器,3 数值比较器的位数扩展,（4-89）,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。,1 1位数值比较器,设AB时L11；AB时L21；AB时L31。得1位数值比

18、较器的真值表。,（4-90）,逻辑表达式,逻辑图,（4-91）,2 4位数值比较器,（4-92）,真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，AB、AB和A=B。A与B是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(AB)、L2(AB)、和L3(AB)分别表示本级的比较结果。,（4-93）,逻辑图,（4-94）,3 比较器的级联,集成数值比较器,（4-95）,串联扩展,最低4位的级联输入端AB、 AB和A=B 必须预先分别预置为0、0、1。,（4-96）,并联扩展,（4-97

19、）,本节小结,在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。,（4-98）,4.4.5 算术运算电路,1 半加器和全加器,2 加法器,3 加法器的应用,（4-99）,半加器,1 半加器和全加器,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,加数,本位的和,向高位的进位,（4-

20、100）,全加器,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。,（4-101）,全加器的逻辑图和逻辑符号,（4-102）,用与门和或门实现,（4-103）,用与或非门实现,再取反，得：,（4-104）,（4-105）,实现多位二进制数相加的电路称为加法器。,串行进位加法器,2 加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,（4-106）,并行进位加

21、法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,（4-107）,超前进位发生器,（4-108）,加法器的级联,集成二进制4位超前进位加法器,（4-109）,2 加法器的应用,(1)8421 BCD码转换为余3码,BCD码+0011=余3码,(2)二进制并行加法/减法器,思考:将余3码转换为8421 BCD码,（4-110）,本节小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 实现多位二进制数相加的电路称为

22、加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,（4-111）,【例4-1】 有四个单位（医院、工厂、屠宰场、舞厅）共由一台发电机供电。要求在下列两种情况下对四个单位的用电情况进行编码，并设计相应的编码电路。 （1）发电机不能同时给两个以上的单位供电，而且任何时候也只有一个单位提出供电申请； （2）发电机不能同时给两个以上的单位供电。但是同一个时刻可能有多个单位提出供电申请，而发电机要按一定优先顺序供电，优先级别最高的是医院，其次是工厂、屠宰场，优先级别最低的是舞厅。,（4-112）,（4-113）,74LS147 CD4532,（4-1