《MaxplusII教程》PPT课件.ppt

1、2020/9/12,1,MAX+PLUS II学习课件(中文版),Max+Plus II用户使用入门指南,MAX+PLUS II学习课件目录,第一章 Max+PlusII的功能及系统要求 第二章 Max+PlusII的安装向导 第三章 Max+PlusII的设计流程 第四章 图形输入方法的设计过程 第五章 工具条和常用菜单选项说明 第六章 图形的层次化设计及BUS使用 第七章 硬件语言描述输入法 第八章 混合设计输入法 第九章 基于LPM的设计功能 第十章 应用中常见错误及处理方法,2020/9/12,3,第一章 Max+PlusII的功能及系统要求,Altera公司的MAX+PLUS II

2、软件是最易学、最易用的可编程逻辑器件开发软件。其界面友好，集成化程度高，包含设计综合仿真等。,返回目录,1.1MAX+plus II 10.2的功能,独立的运行环境,2020/9/12,5,1.1MAX+plus II 10.2的功能,支持的器件所支持的器件有：ACEX1K,EPF10K10, EPF10K10A, EPF10K20，EPF10K30A以及MAX 7000系列（含MAX7000A, MAX7000AE, MAX7000E, MAX7000S），EPM9320, EPM9320A, EPF8452A, EPF8282A，FLEX 6000/A 系列，MAX 5000系列，Clas

3、sicTM系列。,设计输入常用的设计输入方法有： 通过图形编辑器，创建图形设计文件（.gdf）; 通过文本编辑器，使用AHDL语言，创建文本编辑文件（.tdf）；使用VHDL语言，创建文本设计文件（.vhd）；使用Verilog HDL语言，创建文本设计文件（.v）。 通过波形编辑器，创建波形设计文件（.wdf）等。,1.1MAX+plus II 10.2的功能,设计输入文件描述图,1.1MAX+plus II 10.2的功能,设计输入总结图,2020/9/12,8,1.1MAX+plus II 10.2的功能,设计编译 通过MAX+plus编译器，可检查项目是否有错，并对项目进行逻辑综合，然

4、后配置到一个ALTERA器件中，同时产生报告文件、编辑文件和用于时间仿真的输出文件。 设计校验通过MAX+plus的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成一些标准文件为其他EDA工具使用。 器件编程（Programming）和配置（Cofiguration） 在线帮助,1.1MAX+plus II 10.2的功能,编译器的输入输出文件描述图,1.1MAX+plus II 10.2的功能,与其它EDA工具良好的接口功能,2020/9/12,11,1. 2MAX+plus II 10.2的系统要求,支持的操作系统 Windows 98/Me/2000 以及 Windows xp

5、； 安装所需空间 1Gbytes； 内存要求 可用64MB,推荐内存64MB以上。,返回目录,2020/9/12,12,第二章 Max+PlusII的安装向导,目前MAX+PLUS II软件最高版本为10.2,关于它的安装非常简单，只要按照安装向导安装即可。,一点通,返回目录,2020/9/12,13,2.1进入安装界面,(1)进入光盘中MaxPlusII10.2软件的目录,找到并运行 程序后出现下图安装界面，点击Full/Custom/Flexlm Server按钮。,2020/9/12,14,2.1进入安装界面,(2)进入下面窗口，点击“Next”出现另一窗口，在另一窗口中单击“Next”

6、。,2020/9/12,15,2.1进入安装界面,(3)进入下面窗口，单击“YES”，表示接受此协议。此时出现一提示，告之你需要一个license文件来运行程序，单击此提示中的“Next”。,2020/9/12,16,2.2设置用户信息,(1)进入下面窗口，输入你的用户名和公司名，单击“Next” 。,随你怎么写！,2020/9/12,17,2.2设置用户信息,(2)进入下面窗口，选择完全安装即默认选项，单击“Next” 。,2020/9/12,18,2.3设置安装路径,(1)进入下面窗口，默认安装路径时，单击 “Next”。若把软件安装在D盘，单击“Browse”按钮进行路径设置。,注：Ma

7、xPlusII软件只识别英文，建立文件（夹）及安装路径避免有中文！,2020/9/12,19,2.3设置安装路径,(2)进入下面左边窗口，键入或选择你要安装到的目录，此处所选为“d:maxplus2”，然后按“OK”。因该目录不存在，故会出现提示“是否创建此目录”。选择“是（Y）”。然后返回到右边窗口，单击 “Next”。,2020/9/12,20,2.3设置安装路径,(3)进入下面窗口，由于前面设置好路径，已改为D盘（最好保持一致，无须改变），单击 “Next”。,在max2work目录安装了许多设计的源代码/图，如一些VHDL，Verilog HDL的例子。,2020/9/12,21,2.

8、3设置安装路径,(4)进入下面窗口，同上，单击 “Next”。,在max2Key目录安装了MAX+PLUS II软件的ACCESS Key Guidelines系列文件。,2020/9/12,22,2.4进行安装,(4)接着出现的窗口一直单击 “Next”，直到如下图所示开始安装：,等一会儿,2020/9/12,23,2.5第一次运行的注册准备,安装到100%后，将提示成功安装信息等，到此已成功安装完本软件。在第一次运行时要对软件进行注册才可使用，故为注册作如下工作：,安装完成后把光盘中的license.dat 文件复制到安装目录的maxplus2目录下，并去掉只读属性。,2020/9/12,

9、24,2.6MaxPlusII的启动,双击MAX+PLUS II10.2的图标，或从“开始”菜单“程序”中的“ALTERA”组中的“MAX+PLUS II10.2”运行MAX+PLUS II10.2。,2020/9/12,25,2.7MaxPlusII注册,在出现MAX+PLUS II10.2的界面时将出现下图窗口，Alera公司要求用户阅读完全部文档，界面下方的YES按钮才被激活。表示ALTER公司已同意你使用该软件，可以进行注册了。点击“YES”按钮进入MAX+PLUS II10.2的主界面。,2020/9/12,26,2.7MaxPlusII注册,在主界面菜单选择“Option”“Lic

10、ense Setup”菜单（如图1-10所示），“Browse”选择D:maxplus2，并选择license.dat为授权文件，分别点击“OK”后，退出MAX+plus II，到此注册完成。,2020/9/12,27,2.8MaxPlusII安装结束,重新运行MaxplusII10.2就可以正常使用本软件。,若在实际中碰到异常情况不能安装及不能正常运行的，请检查你的电脑，本软件对电脑要求不高，一般硬件上的问题较少，主要是软件间冲突，或者安装目录较乱等导致，请优化一下你的电脑！,返回目录,2020/9/12,28,第三章 Max+PlusII的设计流程,MaxPlusII软件包含了设计输入、综

11、合、仿真及硬件配置下载等功能于一身，集成度高，能完成整个设计流程，功能强大！,返回目录,2020/9/12,29,3.1 Max+PlusII的设计过程图,2020/9/12,30,3.2 Max+PlusII的设计流程图,2020/9/12,31,3.3 Max+PlusII设计流程简述,设计输入提供图形、文本和波形编辑器实现图形、AHDL、VHDL、Verilog HDL或波形的输入，也可输入网表文件。 项目编译 提供了一个完全集成的编译器（Compiler），它可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。 项目校验对设计项目的功能、时序进行仿真和时序分析，判断

12、输入输出间的延迟。 项目编程将你的设计下载/配置到你所选择的器件中去。,在此简述一下设计流程，将在后面章节实例中进行详细说明设计流程：,第四章图形输入方法的设计过程,用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与项目名相同。编译器是对项目中的顶层文件进行编译。,项目还管理所有中间文件，所有项目的中间文件的文件名相同，仅后缀名（扩展名）不同。对于每个新的项目最好建立一个单独的文件夹，使设计有条理化！切记项目名不同于项目文件夹，项目文件夹包含项目名文件，它们可以取相同名字。,返回目录,4.1建立工作文件夹,条理化设计！,建立d:myd

13、esigngraph文件夹,工作文件夹要求层次化，如左图所示，一般项目建立为ACE走向，当进行系统性复杂设计时，采用ABDF走向。,本例只有一个设计文件，故文件条理化如上图所示为ACE走向， mydesign对应A，graph对应C，唯一的设计文件对应E，且该设计文件同时为顶层文件。,2020/9/12,34,4.2项目建立,（1）启动MAX+plus10.2，进入下图所示MAX+plus管理器窗口。 在“File”菜单中选择“Project”的“Name”选项。,2020/9/12,35,4.2项目建立,（2）出现下图，在 “Directories”区选中刚才为项目所建的目录；在“Proje

14、ct Name”区键入项目名，点击“OK”按钮即项目建立完成。,2020/9/12,36,4.3图形输入之建立设计文件,（1）、在File菜单下选择“New”，出现下图对话框。,2020/9/12,37,4.3图形输入之打开图形编辑窗口,（2）选择“Graphic Editor file”，点击“OK”后出现图形输入窗口如下图所示：,2020/9/12,38,4.3图形输入之打开元件调用窗口,（3）在图形编辑区双击鼠标打开“Enter symbol”对话框。,2020/9/12,39,4.3图形输入之库文件列表,（4）MAX+plus为实现不同的逻辑功能提供了大量的库文件，每个库对应一个目录。

15、这些库根据其功能大小及特点可分为：,2020/9/12,40,4.3图形输入之调用库元件,（5）在库选择区双击 “d:maxplus2max2libmf”，此时在元件列表区列出了该库中所有器件，找到74161，单击之。此时74161出现在元件符号名输入区。,2020/9/12,41,4.3图形输入之调出到编辑窗口,（6）单击“OK”关闭此对话框，此时可发现在图形编辑器窗口出现了74161的符号，如下图所示。,4.3图形输入之帮助文件的使用方法,（7）对于库中调出的元件都可在帮助文件中找到相关功能说明及用法，下面从了解74161真值表的例子说明帮助文件的用法。,A、调用对应的帮助文件内容，单击下

16、图鼠标位置。,注：帮助菜单上有很多相关内容，不防在设计时碰到问题多点击看看。,4.3图形输入之帮助文件的使用方法,B、在弹出的右图中找到Counters（74161为计数器系列）点击。,2020/9/12,44,4.3图形输入之帮助文件的使用方法,C、在弹出的右图中找到74161点击。,4.3图形输入之帮助文件的使用方法,C、在弹出的左图中很容易找到74161的真值表。,MaxPlusII 帮助功能强大， 借此举一反三，学 会用帮助文件,2020/9/12,46,4.3图形输入之保存文件,（8）从“File”菜单下选择“Save”，出现文件保存对话框。选择“OK”，使用默认的文件名存盘。此处默

17、认的文件名为“cntm12.gdf”，即项目名“cntm12 ”加上图形文件的扩展名“.gdf”。,2020/9/12,47,4.3图形输入之调入与非门与地,（9）按照步骤（5）调入“NAND3”和代表低电平的“GND”（位于库prim中），在输入74161，NAND3, GND三个符号后，可得下图。,若采用同步置零法，使74161在“1011”状态时出现置零信号来实现模为12的计数器。故需调用一个三输入与非门，三输入与非门位于库“prim”中，名称为“NAND3”。（N代表输出反向，AND代表与门，3代表输入端的个数；所以“NAND3”为一个三输入与非门。）,2020/9/12,48,4.3

18、图形输入之绘图工具条说明,（10）在绘图过程中，可利用绘图工具条实现元件拖动，交叉线接断功能。,2020/9/12,49,4.3图形输入之设计连线,（11）连线，完成好电路图如下图所示，并存盘。,A.如果需要连接元件的两个端 口， 则将鼠标移到其中的一个端口上，这时鼠标指示符会自动变为“+”形; B.然后按住鼠标左键并拖动鼠标至第二个端口（或其他地方）； C.松开鼠标左键后，则可画好一条连线；,连线方法：,D.若想删除一条连线，只需用鼠标左键点中该线，被点中的线会变为高亮线（为红色），此时按“Delete”键即可删除。,2020/9/12,50,4.3图形输入之添加输入输出引脚,（12）输入引

19、脚的符号名为“input”， 输出引脚的符号名为“output”，仿照前面添加74161的方法加入三个输入引脚和五个输出引脚。“input”和“output”皆位于库“prim”下。它们外形如下。,2020/9/12,51,4.3图形输入之引脚命名,2020/9/12,52,4.3图形输入之完成设计电路,（14）命完名后将这些引脚同对应好的元件端口连接好，可得模为12的计数器电路图如下图所示。,2020/9/12,53,4.4项目编译,（1）完成设计文件输入后，可开始对其进行编译。在“MAX+PLUS II”菜单中选择“Compiler”，即可打开编译器如下图所示。选择“Start” 就可开始

20、编译。编译成功后可生成时序模拟文件及器件编程文件。若有错误，编译器将停止编译，并在下面的信息框中给出错误信息，双击错误信息条，一般可给出错误之处。,2020/9/12,54,4.4项目编译,（2）编译器由多个部分组成，各部分名称与功能如下：,Compiler Netlist Extractor：编译器网表提取器，该过程完成后生成设计的网表文件（描述设计中各元件之间连接信息的文件），若图形连接中有错误（如两个输出直接短接），该过程将指出此错误。 Database Builder：数据库建库器。 Logic Synthesizer：逻辑综合器对设计进行逻辑综合，即选择合适的逻辑化简算法，去除冗余逻

21、辑。确保对某种特定的器件结构尽可能有效地使用器件的逻辑资源，还可去除设计中无用的逻辑。用户可通过修改逻辑综合的一些选项，来指导逻辑综合。,2020/9/12,55,4.4项目编译,Fitter：适配器。它通过一定的算法（或试探法）进行布局布线，将通过逻辑综合的设计最恰当地用一个或多个器件来实现。 Timing SNF Extractor：时序模拟的模拟器网表文件生成器，它可生成用于时序模拟（项目校验）的标准时延文件。若想进行功能模拟，可从菜单“Processing”中选择“Functional SNF Extrctor”项，此时编译器仅由三项构成：Compiler Netlist Extrac

22、tor；Database Builder；Functional SNF Extrctor。 Assembler：装配器，生成用于器件下载/配置的文件。,注意：在这一步中编译器自动为你的设计选择目标器件并进行管脚锁定；在下面的介绍中我们将说明如何由用户进行目标器件选择和管脚锁定！,2020/9/12,56,4.5项目校验之建立输入文件,编译器通过“Timing SNF Extractor”后就可进行时序模拟了。（1）建立波形输入文件（也称模拟器通道文件SCF）：,A.从菜单“File”中选择“New”打开新建文件类型对话框，选择“Waveform Editor File(.scf)”项后选择“O

23、K”，则出现波形编辑窗口如上图所示。,2020/9/12,57,4.5项目校验之建立输入文件,B.在波形编辑器窗口的 Name 下空白处单击鼠标右键，出现浮动菜单，如下左图所示。选择“Enter Nodes from SNF”可打开 “从SNF文件输入观测节点 ”对话框如下右图所示。,2020/9/12,58,4.5项目校验之建立输入文件,C.在“从SNF文件输入观测节点 ”对话框中的“Type”区选择“Inputs” 和“Outputs”，默认情况下已选中。单击“List”按钮，可在“Available Nodes (3)打开项目的顶层文件，同File/Hierarchy Project T

24、op; 说明：编译器是对项目进行编译，因此，若先建设计文件，必须要将此文件指定为项目，才能对其进行编译。因为，需要项目进行设计层次，编译信息等的管理。 所以特别在层次化设计时常用(2)来指定为项目进行编译。,2020/9/12,104,5.4 时序分析器选项说明1,打开时序分析器，可进行时序分析，同菜单命令：Max+plusII/Timing Analyzer。时序分析器可进行如下3个方面的分析： Delay Matrix: 输入/输出间的延迟； Setup/Hold Matrix：触发器的建立/保持时间； Registered performance：寄存器的性能分析，可获得最坏的信号 路径

25、，系统工作频率等信息。,5.4 时序分析器选项说明2,在单击 后，可打开如下图所示的时序分析器。此时，可在菜单Analysis下切换上述三个方面的分析，也可通过工具条切换。,5.4 时序分析器选项说明3,在时序分析器上单击“Start”按钮即进行Delay Matrix分析，结果如下图所示。,5.4 时序分析器选项说明4,选择“Registered performance”可进行寄存器的性能分析。单击“Start”开始分析，可得结果如下图所示。,2020/9/12,108,5.5 保存、搜索和字体选项说明,分别为：保存所有打开的文件，并对当前项目进行语法检查File/Project/Save

26、,2020/9/12,112,6.3顶层文件的设计,(5)、建立顶层设计文件“clock.gdf”。,底层设计构成的元件,a.建立一个新的图形文件，保存为“clock.gdf”；,b.将其指定为项目文件（菜单“File”下“Project/Set project to Current File”项）；,c.在“clock.gdf”的空白处（图形编辑区）双击鼠标左键可打开“Enter symbol”对话框来选择需要输入的元件，此时在元件列表区可看到我们刚才生成的两个元件cntm12和cntm60，如左图所示。,2020/9/12,113,6.3顶层文件的设计,d.调入cntm12一次，cntm6

27、0两次，经适当连接构成顶层设计文件，如下图所示。在图中双击元件cntm60，可打开底层设计文件“cntm60.gdf”，cntm12.gdf同样可以打开。,(6)、对顶层设计文件“clock.gdf”构成的项目“clock”进行编译，仿真，最后配置完成此设计。可参考第四章设计方法。,在上图中，分，秒的输出信号共有14个，为方便，此处使用了“BUS”总线，如用s6.0代替7个输出。将在6.5节中介绍“BUS使用”方法。,2020/9/12,114,6.4观察层次化结构,现在，我们完成了整个设计，此时，可通过工具条中 或菜单“Max+plusII”下“Hierarchy Display”的选项打开

28、一个窗口如下图所示。在其中可看到最顶层“clock.gdf”调用了一个cntm12和两个cntm60，而cntm12和cntm60又各自调用了一个74161，两个74160。双击任何一个小图标，可打开相应文件。其中“rpt”文件，即“clock.rpt”文件，从此文件可获得关于设计的管脚的锁定信息、逻辑单元内连情况、资源消耗及设计方程等其他信息。,2020/9/12,115,6.4观察层次化结构,现在，我们完成了整个设计，此时，可通过工具条中 或菜单“Max+plusII”下“Hierarchy Display”的选项打开一个窗口如下图所示。在其中可看到最顶层“clock.gdf”调用了一个c

29、ntm12和两个cntm60，而cntm12和cntm60又各自调用了一个74161，两个74160。双击任何一个小图标，可打开相应文件。其中“rpt”文件，即“clock.rpt”文件，从此文件可获得关于设计的管脚的锁定信息、逻辑单元内连情况、资源消耗及设计方程等其他信息。,2020/9/12,116,6.5BUS使用,此处BUS是个泛指，它有多个信号线组成。在此主要说明采用BUS可使设计清楚易读，并且可减轻设计中重复连线的负担，此外，利用BUS可方便地在波形窗口中观测仿真结果（在时序仿真时介绍过）。 (1)现在回到底层文件“cntm60.gdf”，将输出符号按如下图方法替换：,2020/9

30、/12,117,6.5BUS使用,(2)然后重新将“cntm60”生成符号，替换掉原来的符号。回到顶层设计文件“clock.gdf”中，执行菜单命令“symbol/update symbol”，出现下图对话框：,选择第二项，更新所有符号。,2020/9/12,118,6.5BUS使用,(3)更新后的“clock.gdf”文件如下图所示：,2020/9/12,119,6.5BUS使用,(4)整理连线并重命名，如下图所示：,上图中粗线所示即为BUS，名称为s3.0代表由s3, s2, s1, s0共四根线组成。其实上图还没有完全采用BUS，如cntm12元件的输出可以采用BUS，有兴趣的同学不防一

31、试。,2020/9/12,120,6.5BUS使用,(5) BUS的画、用法与命名：,画BUS，一种是从含有BUS的器件直接引出；另一种方法是在单线上单击鼠标右键，在Line Style中选择粗线，即可生成BUS，然后可用鼠标左键单击此线，此时线变为红色，输入文字即可为此BUS命名。 可以直接使用BUS中任一个信号，如下图s3.0中s2的用法。 可对BUS命名时，使用多个单信号名组合而成。如下图中，aa对应cntm60输出QH中最高位；bb对应中间一位；bf对应最低位。,返回目录,2020/9/12,121,第七章硬件语言描述输入法,采用HDL设计，可提高开发速度，设计易读。MAX+PLUS

32、II支持AHDL语言，VHDL，Verilog HDL 等语言输入。其设计过程与图形方法基本相同，仅在开始时建立文本文件。用AHDL语言设计的项目保存为*.tdf文件名，用VHDL语言设计的项目保存为*.vhd文件名，用Verilog HDL语言设计的项目保存为*.v文件名，其设计流程相同，我们以学习VHDL为主，这将在VHDL学习课件详细介绍语言，此外仅引例说明设计流程，不作语法详细介绍，可先模仿实现。,例：使用VHDL设计模为60的8421BCD计数器,返回目录,7.1建立文本文件与输入VHDL程序,7.2输入VHDL程序与编译、下载,2020/9/12,124,第八章 混合设计输入法,由

33、HDL设计的电路也可生成一个元件，然后在图形中调用，即可实现混合设计。如将第六章中顶层设计文件“clock.gdf” 由图形实现的cntm60换为由第七章VHDL实现的cntm60v，即完成VHDL与图形的混合设计。这时顶层文件如下图所示：,此时，通过工具条中的 或菜单“Max+plusII”下“Hierarchy Display” 窗口，可看到此时的层次结构中有两个VHDL构成的低层，整个层次结构复杂多了。,返回目录,2020/9/12,125,第九章 基于LPM的设计功能,LPM（可调参数元件）使用 Max+plusII 中为增加元件库的灵活性，为一些常用功能模块提供了参数化元件，这些元件

34、的规模及具体功能可由用户直接指定。如同可编程元件。这类元件的使用同其他元件类似，仅要求用户按自己需要设置一些具体参数。下面以lpm_counter元件为例讲述参数化元件的使用方法。,例：使用可调参数元件lpm_counter直接构成一个模为12，具有异步清零，计数使能功能的计数器。,返回目录,2020/9/12,126,9.1调入参数化元件,(1) 调入参数化元件。,首先建立一个图形输入文件“cntm12l.gdf”，在图形编辑器中，双击空白处，打开元件输入对话框，如左图所示。调入元件，击占OK“按钮。,在可变参数库mega_lpm中选择符号lpm_counter，可调参数元件lpm_coun

35、ter 是一个二进制计数器，可以实现加、减或加/减计数、数控分频器等，可以选择同步或异步清零/置数功能。我们用它实现模为12，具有异步清零，计数使能功能的计数器。,9.2设置元件参数,(2) 在出现的对话框中，按需要设置lpm_counter的具体参数。,我们仅需计数器具有异步清零，计数使能功能，因此在“Ports”区，选择使用“aclr cnt_en clock qLPM_WIDTH-1.0”，其他信号选择不用，即“Unused”。为实现这一步，只要在“Ports”区的“Name”下点中某信号，然后在“Port Status”区选择“Used”或“Unused”即可。 在“Parameters”区的“Name”下面选中一具体参数，如“LPM_MODULUS”，其代表计数器的模值，这时“LPM_MODULUS”会出现在“Parameters Name”旁的编辑行中，然后在“Parameters Value”旁的编辑区添上“12”，单击按钮“Change”即可完成此参数设置。按同样步骤，将“LPM_WIDTH” 设为4，代表四位计数器。 注：单击“Help on