第2章++TMS320C54x数字信号处理器硬件结构.ppt

1、第2章TMS320C54x数字信号处理器硬件结构、2.1 TMS320C54x功能和硬件配置框图2.2 TMS320C54x的总线结构2.3 TMS320C54x的存储分配2.4 CPU(中央处理器)2.5TMS320C54X内部外围设备简介2.6硬件重置任务2.7 TMS 320 VC 540017位17位并行乘法器与40位专用加法器相关联。比较、选择、存储设备(CSSU)。金志洙编码器可以在一个周期内计算40位累加器的数字指数。双地址生成器由8个辅助寄存器和2个辅助寄存器算术运算单元(ARAU)组成。返回、首页、内存64 K字节目内存、64 K字数据内存和64 K字I/O空间。节目存储可以

2、从C548、C549、C5402、C5410和C5420进行扩展。命令系统单个命令重复和块命令重复操作。块内存传输命令。32位长操作数命令。同时读取两个或三个操作数的命令。并行存储和并行加载的算术命令。条件存储指令。从中断快速返回到命令。在片周围的电路(参见图2-1)中软件可编程待机状态发生器。有可编程分区转换逻辑电路内部振荡器。通过外部总线阻塞控制分离外部数据总线、地址总线和控制信号。数据总线具有总线固定器特性。可编程计时器。并行主机介面(HPl)。电源供应设备使用IDLEl、IDLE2和IDLE3命令控制功耗，以在睡眠模式下运行。您可以控制CLKOUT输出信号的关闭。片模拟接口上有符合IE

3、EEll49.1标准的片上模拟介面(JTAG)。速度单循环指点命令的执行时间为25/20/15/12.5/10-ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)。返回牙齿部分，图2-1 TMS320C54x DSP的内部硬件配置框1，图2-1 TMS320C54x DSP的内部硬件配置框2，2.2 TMS320C54x的总线结构，TMS320C54x DSP采用高级哈佛结构，8组总线CPU在同一系统周期内出现两次、首页返回、2.3 TMS320C54x的存储分配、2.3.1存储空间2.3.2节目存储2.3.3数据存储2.3.4 I/O存储、首页返回、2.

4、3.1存储空间节目内存空间包含节目命令和程序所需的常量表。数据存储空间用于存储需要节目处理的数据或节目处理结果。I/O空间用于与外部存储映像的外围设备接口，也可用于扩展外部数据存储空间。图2-2 TMS320VC5402存储分配，图2-3 C5402扩展内存映射，返回牙齿部分，2.3.2节目存储，MP/OVLY位设置可以实现片内存(ROM，RAM)。设备复位时，重置、中断和陷阱中断矢量图像从地址FF80H开始的节目内存空间。但是，重置后，这些向量可以重新映射到节目内存空间的128个字符页面的开头。这允许您在引导ROM中移动表并重新配置其地址。返回到牙齿部分2 . 3 . 3 . 3数据存储，通

5、过处理器状态寄存器PMST的DROM位设置在数据存储空间(DROM=1)中配置片内ROM，以便将片内ROM读取到数据存储中的数据ROM中。重置将清除DROM位0。在单词64K的数据存储空间中，数据存储图像寄存器，通常使用0000H001FH的CPU寄存器地址，0020H005FH是片内的外围寄存器地址。除了表2-1、表2-1存储映像寄存器、牙齿部分返回、2.3.4 I/O存储、节目存储空间和数据存储空间外，C54x系列部件还提供I/O存储空间，可以使用I/O空间扩展外部存储。I/O存储空间为64K字(0000hFFFFh)，具有两个可在I/O存储空间中工作的命令PORTR和PORTW。读写计时

6、与节目存储空间和数据存储空间大不相同。返回牙齿部分2.4中央处理器(CPU)。CPU的基本配置如下：CPU状态和控制寄存器40位算术逻辑单元(ALU) 40位累加器A和B桶移位寄存器乘法器/加法器单元比较、选择和存储(CSSU)金志洙编码器、返回首页、返回1算术逻辑单元(ALU)和累加器TMS320C54x为40位算术逻辑单元(ALU)ALU功能框图如图2-4所示。图2-4 ALU功能框，图2-5所示的两个桶移位寄存器是桶移位寄存器功能框的图。桶移位寄存器输入是从数据库中获取的16位操作数。从DB和CB获取的32位操作数累加器a或b获取的40位操作数。桶移位寄存器输出连接到ALU，或通过MSW

7、/LSW(最高有效单词/最低有效单词)将选择单元写入EB总线。图2-5桶置换器的功能框，3乘法/加法器单元C54x CPU具有连接到40位专用加法器的1717位硬件乘法器。在单个周期内，可以完成乘法累积运算。功能框图如图2-6所示。乘法器的输出通过小数/整数乘法(FRCT)输入进行控制，并添加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。加法器包括0检测器、舍入器(二进制互补)、溢出/饱和逻辑电路等。图2-6乘法器/加法器单元功能框、4比较、选择和存储单元(CSSU)比较、选择和存储单元(CSSU)是专门设计用于Viterbi算法的附加/比较/选择(ACS)操作的硬件单元。CSS

8、U用于均衡器和通道解码器的各种Viterbi算法支持Viterbi算法图如图2-8所示。图2-7比较、选择和存储设备(CSSU)功能框，图2-8 Viterbi算法图表，5金志洙编码器索引编码器索引编码器在支持单周期命令EXP的专用硬件EXP指令中，累加器的金志洙值对T寄存器(-831)进行二进制补充(-831)金志洙值定义为前面的重复位数减去8的差值，即为了从累加器中删除无效符号位而必须移动的位数。如果累加器的值超过32位，则指数为负值。6CPU状态和控制寄存器TMS320C54x具有三个茄子状态和控制寄存器：状态寄存器ST0、状态寄存器ST1和处理器方法状态寄存器PMST。ST0和ST1包

9、含各种操作条件和操作方式的状态，PMST包含存储配置状态和控制信息。状态寄存器ST0的位结构如图2-9所示，表2-2是ST0的说明。图2-9状态寄存器ST0位结构、表2-2状态寄存器ST0、图2-10状态寄存器ST1的位结构、表2-3状态寄存器ST1(1)、表2-3状态寄存器ST1(2)、图2-11PC设置为FF80H。扩展柜台XPC清理0。将FF80H添加到地址总线，无论MP/状态如何。返回首页，数据线处于高电阻状态，控制线无效。产生信号。ST1的中断方法将所有屏蔽中断断电到INTM位置1。中断徽标寄存器IFR清理0。创建同步重置信号()以初始化周围电路，以下状态位置为初始值ARP=0 clk off=0 hm=0 sxm=1 ASM=0 cmpt=0 intm=1