时序逻辑电路的分析与设计.ppt

1、7.1时序逻辑电路的特点和分类,7.2 时序电路的分析方法,7.3 时序电路的设计方法,第7章 时序逻辑电路的分析与设计,组合逻辑电路在任一时刻的输出状态仅决定于该时刻各输入状态的组合，而与过去的输入状态无关。,时序逻辑电路在任一时刻的输出状态依赖于该时刻的输入状态和电路状态的组合。,本章介绍时序逻辑电路的的特点、分析方法和设计方法，第8章介绍典型的时序逻辑电路 。,掌 握: 时序电路的特点 时序逻辑电路的分析方法； 同步时序电路的设计方法。 了 解：时序电路的分类 异步计数器的设计方法。,教学基本要求,1. 时序逻辑电路的结构与特点,7.1 时序逻辑电路的特点和分类,组合逻辑电路：完成逻辑运

2、算或算术运算等操作，由门电路组成。,存储电路：记忆处理中间结果，由记忆元件组成。例如，触发器 或具有时间延时的器件 。,输出方程,特性方程,驱动方程,输出方程,特性方程,驱动方程,状态方程,tn时刻的电路状态,外加输入和电路初始状态对电路的影响。,综合反映了tn时刻以前所有的,时序电路的特点:,时序电路由组合逻辑电路（逻辑门等器件）和存储电路（触发器等器件）组成，电路中至少有一条反馈通路。 时序电路任一时刻的输出状态不仅取决于该时刻的输入状态组合，而且与电路状态有关。 电路状态综合反映了在该时刻以前的全部输入序列值对电路的影响。,2. 时序逻辑电路的分类,按存储电路的器件分为脉冲时序电路和电平

3、时序电路；,Moore型,Mealy型,按输出的依从关系分为Moore型时序电路和Mealy型时序电路。,如果存储电路全部由触发器组成，则称为脉冲时序电路；否则，称为电平时序电路。,按电路状态改变的方式分为同步时序电路和异步时序电路；,同步时序电路：在统一的时钟脉冲作用下全部触发器同步改变 状态； 异步时序电路：没有统一的时钟脉冲控制触发器的状态变化，触发器的异步改变状态。,7.2 时序电路的分析方法,2. 时序电路的基本分析方法,逻辑表达式 状态表 卡诺图 状态图 时序图 和 逻辑图 这些表示方法在本质上是相同的，可以互相转换。,1. 时序电路功能描述方法,由时序电路图，列3组方程：时钟方程

4、、输出方程和驱动方程； 将驱动方程代入触发器的特性方程中，导出状态方程； 计算输出方程和状态方程，列出状态表或画出状态图或时序图； 由状态表或状态图或时序图说明电路的功能。,1,2,3,4,例7.1 试分析下图时序电路的功能。,解：,列3组方程,1,同步时序电路,Mealy时序电路,2,导出状态方程,3,列出状态表或画状态图和时序图,计算输出方程和状态方程可以列出状态表。,假设外加输入取值组合和电路状态； 假想作用一个时钟脉冲，计算输出方程和状态方程，求输出和次态； 如果次态和现态相同，则返回第步继续进行；如果不同，则以次态替代现态，并作用外加输入的取值组合，返回第步继续进行；直到外加输入取值

5、组合和电路状态全部都已计算为止。,通过计算可画出状态图和时序图。通常只需一种表达方式。,画状态图,A=0Y=0，次态和现态相同状态转换形成自环。,A=1次态=现态+1状态按顺序转换。,状态图中包含有下述信息： 状态：用“”表示，可省略。 状态转换顺序：现态次态， “”一个有效的时钟沿。 “输入/输出”：电路处于现态时作用输入产生相应的输出。,画时序图,Q0,Q1,Y,4,说明电路的功能,状态表、状态图和时序图从不同的角度直观地表达了时序电路的功能。 在分析过程中，只要获得其中任何一种功能表达形式就可以说明电路的功能。,2位二进制计数器： A=1，对CP脉冲按加1计数 Q1Q0是数值，Y是进位。

6、 A=0，保持计数结果。,例7.2 试分析下图时序电路的功能。,解：1）写出时钟方程、输出方程和驱动方程,异步时序电路,Moore时序电路,2）导出状态方程：将驱动方程代入触发器的特性方程中,3）画出状态图：异步时序电路！,计算状态方程必须考虑有效时钟触发！ 计算输出方程则不考虑！,5进制计数器：对CP脉冲按加1计数Q2Q1Q0是数值，Y是进位,4）说明电路的功能,无效状态,有效状态必须形成循环！ 无效状态不允许形成循环！,异步时序电路的分析过程与同步时序电路相似，区别是必须判断触发器有无时钟触发沿。 设时序电路有n个触发器 ，电路的有效状态数N。如果N2n，则必然存在无效状态。要求： 有效状

7、态必须形成循环！ 无效状态不允许形成循环！ 如果无效状态形成循环，则电路不能自启动！,7.3 时序电路的设计方法,时序电路设计：已知逻辑功能，确定实现这一逻辑功能的时序电路。 设计思路：由逻辑功能设计状态图，由状态图求取的时钟方程、输出方程和驱动方程，据此画出时序电路。 设计流程图如下：,1）画出原始状态图 根据实际逻辑问题，确定输入逻辑变量和输出逻辑变量，并用逻辑值0或1表示变量的逻辑状态。 定义电路的初始状态S0，根据电路的逻辑功能要求，作用输入的取值组合，定义并画出转换到与之相应的次态S1、Sn-1，直到不能再定义次态为止，获得用符号表示的原始状态图。,2）状态化简：化简原始状态图 因为

8、状态数越多，时序电路越复杂。,3）状态编码：可实现的状态图必须是二进制代码状态图。 设原始状态图的状态数为N，则需要的二进制代码的位数n应满足下列不等式：2nN。,不同的编码方案对电路的复杂程度以及自启动有一定的影响，根据后续过程的设计结果可适当调整编码方案。,4) 求时钟方程、输出方程、状态方程和驱动方程 由二进制代码状态图和触发器的触发特性及特性方程，可求得时钟方程、输出方程、状态方程和驱动方程。 同步时序电路：触发器具有相同的输入时钟信号。 异步时序电路：必须设计每一个触发器的时钟方程。 时钟方程不影响输出方程，但影响触发器的状态方程和驱动方程。,5) 检查自启动：无效状态形成循环 将无

9、效状态代入状态方程中计算，画出无效状态的状态转换图。如果在有限个时钟脉冲作用下，电路能从无效状态自动地进入有效状态，则电路能自启动。否则，电路不能自启动。,6）画逻辑图：根据时钟方程、输出方程和驱动方程，画出电路。 7）电路验证：计算机仿真或实验验证。,解：1）建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,A/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；检测到111,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论

10、处在什么状态，只要输入0，都应回到初始状态，并输出0。因不可能出现111。,0/0,0/0,0/0,0/0,例 7.3 用D触发器设计一个同步串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入A101100111011110 输出Y000000001000110,如果在设计原始状态图时，使输出与输入无关，则是Moore型电路。,凡是在输入相同时，输出相同、转换到的次态也相同的2个状态称为等价状态。 状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,2）状态化简,3）状态分配,S0=00 S1=01 S2=10 1

11、1-无效,原始状态图中，状态S2和S3等价。,4）选择触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的D触发器，分别用FF0、FF1表示。采用同步方案。 由题意，采用同步时序电路，所以,a. 根据状态图，作输出信号Y的卡诺图，求输出方程。,b. 根据状态图，作次态卡诺图，求状态方程。,c. 比较状态方程和触发器的特性方程，求驱动方程。,6) 画逻辑图,5) 检查电路能否自启动,将无效状态 代入输出方程和状态方程计算，绘无效状态图。,电路能够自启动。,根据时钟方程、输出方程和驱动方程，花逻辑图。,例 7.4 用JK触发器设计一个同步6进制计数器。,解：1) 画原始状态图 6进制有6

12、个数码0、1、2、3、4、5，从低位到高位的进位规律是“逢6进1”。 一个同步6进制计数器有一个进位控制信号Y和 6个状态S0、S1、S2、S3、S4、S5，分别表示6个数码0、1、2、3、4、5。 由计数规则，得原始状态图。,2）状态化简：已是最简原始状态图。,3）状态编码：3位二进制码，,无效状态：010和101,4) 选择触发器，求时钟方程、输出方程、状态方程和驱动方程,按题意要求，采用同步时序电路。则,选择3个下降沿触发的JK触发器存储3位二进制编码。,a. 根据状态图，作输出信号Y的卡诺图，求输出方程。,b. 根据状态图，作次态的卡诺图，求状态方程。,如此，方便求出驱动方程。,b.

13、根据状态图，作次态的卡诺图，求状态方程。,如此，方便求出驱动方程。,b. 根据状态图，作次态的卡诺图，求状态方程。,如此，方便求出驱动方程。,将无效状态 =010、101代入状态方程中计算，绘出无效状态转换图。,无效状态形成循环，表明设计的电路不能自启动。,有2种解决不能自启动的办法： 重新做状态编码，求取状态方程，直到设计的电路能自启动为止，重复第3到第5步 修改无效状态的状态图，切断无效循环，使其转换到有效状态。,5) 检查电路能否自启动,切断此处，强制转换到110,能自动的状态方程为,驱动方程,6) 画逻辑图,例7.5 设计一个异步5进制计数器。,解：(1)画出原始状态图,（2）状态化简 原始状态图已是最简的。,（3）状态编码,无效状态：101、110和111,（4）选择触发器，求时钟方程、输出方程、状态方程和驱动方程 选用3个下降沿触发的JK触发器。,a 求时钟方程,思路：画出一个工作周期的时序