微机原理第5章 处理器总线时序和系统总线.ppt

1、2020/8/3,1,微机原理及应用,第五章 处理器总线时序和系统总线,微机原理及应用第5章 处理器总线时序和系统总线 2,第五章处理器时序和系统总线,微机原理及应用第5章 处理器总线时序和系统总线 3,8086的引脚功能；,主要内容,8086处理器时序；,系统总线；,微机原理及应用第5章 处理器总线时序和系统总线 4,描述处理器总线 说明处理器的工作状态特点 了解8086CPU的引线 分析8086CPU基本总线周期时序,学习目的,微机原理及应用第5章 处理器总线时序和系统总线 5,5.1 8086的引脚功能,非屏蔽中断,可屏蔽中断请求,最小最大模式控制 MN/MX=1,最小模式 MN/MX=

2、0,最大模式,读信号,总线保持请求信号,总线保持相应信号,写信号,存储器/IO控制信号 M/IO=1,选中存储器 M/IO=0,选中IO接口,数据发送/接收信号 DT/R=1,发送 DT/R=0,接收,数据允许信号,地址允许信号,中断响应信号,测试信号:执行WAIT指令， CPU处于空转等待; TEST有效时,结束等待状态。,准备好信号:表示内存 或I/O设备准备好， 可以进行数据传输。,复位信号,微机原理及应用第5章 处理器总线时序和系统总线 6,8086CPU的两种组态 最小组态（模式） MN/MX接+5V 构成小规模的应用系统,只有8086一个微处理器, 所有的总线控制信号均为8086产

3、生，系统中的总线控制逻辑电路，减少到最少。 最大组态（模式） MN/MX接地。 用于大型（中型）8086/8088系统中,系统总是包含有两个或多个微处理器，其中一个主处理器就是8086或8088，其它的处理器称协处理器，协助主处理器工作。 需要总线控制器来变换和组合控制信号。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 7,1. 最小模式,系统中只有8086一个微处理器，所有的总线控制信号均由8086产生，系统的总线控制信号被减至最少。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 8,目前常用的是最大组态。要求有较强的驱动能力。此

4、时8086要通过一组总线控制器8288来形成各种总线周期，控制信号由8288供给，如图5-1所示。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 9,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 10,地址数据复用，输入输出,三态。,在一个总线周期的第一个时钟周期，AD15 AD0 传送地址信号，在其他的时钟周期，作数据总线使用。,(1) 地址/数据总线 AD15 AD0,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 11,(2) 地址/状态信号线 A19 / S6 A16 / S3,输出，三态。,在一个

5、总线周期的T1，输出地址信号的最高4位，在其他的时钟周期，输出状态信号S6 S3。,(1) S6为低，表示8086当前与总线相连,(2) S5 IF。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 12,A17/S4、A16/S3 的组合指出当前使用的段码寄存器情况,S4,S3,意义,0,0,1,1,0,1,0,1,当前正在使用ES附加段,当前正在使用SS堆栈段,当前正在使用CS或者未使用任何寄存器,当前正在使用DS数据段,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 13,(3) BHE/S7 高8位数据总线允许/ 状态线,输出，三

6、态。,在总线周期的T1，为BHE信号，表示高8位数据线D15 D8 上的数据有效。,在其他的总线周期，为S7状态信号，8086 中 S7未作定义。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 14,(4) MN/MX 最大/最小模式控制信号。,输出，三态，低电平有效。,(5) RD 读信号,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 15,(6) M/IO 存储器/输入输出控制信号,输出，三态。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 16,(7) WR 写信号,输出，三态，低电平有效。,5.1

7、 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 17,(8) ALE地址锁存允许信号,输出，高有效。每一总线周期的T1有效。,(9) READY准备好信号,输入，高有效。CPU访问存储器或外设时，READY有效，表示存储器或外设已准备好传送数据。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 18,(10) INTR可屏蔽的中断请求信号,输入，高有效，表示外设向CPU提出中断申请，若FR中IF=1，CPU在当前指令后即响应。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 19,(11) INTA中断响应信号,5.

8、1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 20,(12) NMI非屏蔽中断请求信号,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 21,(13) RESET系统复位信号,输入，高电平有效，必须保持至少个时钟周期,4T,复位重新启动后，第一条指令地址FFFF0H。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 22,(14) DT/R 数据收发控制信号,输出，三态，控制数据总线驱动器的数据传送方向。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 23,(15) DEN数据允许信

9、号,输出，三态，低有效，控制CPU外接的数据收发器。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 24,(16) HOLD总线保持请求信号,输入，高有效，表示其它的总线主设备申请对总线的控制权。,(17) HLDA总线保持响应信号,输出，高有效，表示CPU响应HOLD 信号，让出总线控制权。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 25,(18) TEST测试信号,输入，低电平有效，与WAIT指令配合使用。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 26,(19) CLK系统时钟输入信号,最大

10、时钟频率为5MHZ，占空比1/3。,(20) GND地和VCC电源引脚,VCC：+5直流电源。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 27,最大模式下的引脚信号,在最大模式下，仅2431引脚信号与最小模式不同，如表2-6所示。,表2-6两种模式下8086的2431引脚信号,引脚编号 最小模式 最大模式,24 25 26 27 28 29 30 31,ALE,DT/,HLDA HOLD,QS1 QS2,RQ/GT1 RQ/GT0,5.1 8086的引脚功能,M/IO,微机原理及应用第5章 处理器总线时序和系统总线 28,（1）QS1和QS0指令队列状态信号,

11、输出。这两信号组合起来提供了8086内部指令队列的状态，以便外部对其动作进行跟踪。QS1和QS0编码和对应的队列状态如表2-7所示。,表2-7QS1和QS0编码与队列状态,QS1QS0 队列状态,0 0 1 1,0 1 0 1,空操作 取走指令的第一个字节 队列空 从队列里取出的字节是指令的后续字节,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 29,（2） 2， 1和 0总线周期状态信号,输出，三态。这三个状态信号组成的编码表示了当前总线周期是何种操作周期，如表2-8所示。,表2-8 2， 1和 0编码总线周期,发中断响应信号 读I/O端口 写I/O端口 暂停

12、取指令 读存储器 写存储器 无源状态,0 1 0 1 0 1 0 1,0 0 0 0 1 1 1 1,0 0 1 1 0 0 1 1,总线周期,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 30,当8086工作在最大模式时，必须连接总线控制器，如Intel8288。8288将利用以上状态信息产生最大模式下的存储器和I/O控制信号。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 31,（3） 总线封锁信号,输出，三态、低电平有效。当此信号为低电平有效时，系统中其他总线主部件不能占有总线。此信号由前缀指令LOCK使其有效，并一直保持到LO

13、CK前缀后面的一条指令执行完毕。另外，在8086的两个中断响应脉冲之间， 信号也自动变为有效电平，以防其他总线主部件在中断响应过程中占有总线，使一个完整的中断响应过程被间断。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 32,（4） 和 总线请求/允许信号,双向。这两个信号可供CPU以外的两个处理器用以发出使用总线的请求信号和接收CPU对总线请求信号的应答信号，总线请求信号和允许信号在同一引脚上传输，但方向相反。 的优先级高于 。,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 33,思考题： 8086/8088 有两种工作方式，它们

14、是通过什么方法来实现？在最大模式下其控制信号怎样产生？,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 34,指令周期、总线周期和时钟周期,指令周期(Instruction Cycle)：CPU执行一条指令所需要的时间。,总线周期(Bus Cycle)：CPU与外部电路之间进行一次数据传送所需的时间。,时钟周期(Clock Cycle)：控制CPU基本操作的时钟，是CPU处理动作的最小时间单位，又称T状态。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 35,一个指令周期由一个或若干个总线周期组成，一个总线周期至少包含4个T状态

15、。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 36,一、典型总线周期的时序,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 37,8086CPU的一个基本总线周期由4个时钟周期（T1T4）组成。时钟周期T也称为T状态，即T1状态、T2状态、T3状态和T4状态。CPU在每个时钟周期（状态）内完成若干基本操作,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 38,5.2 8086 的总线操作和时序,T1状态： CPU向20位地址/状态（A19/S6A16/S3），地址/数据（AD15A

16、D0）分时复用总线上发送读写存储器或I/O端口的地址。 发ALE地址锁存信号 发出存储器/IO读写控制信号M/IO,微机原理及应用第5章 处理器总线时序和系统总线 39,5.2 8086 的总线操作和时序,T2状态： CPU低16位地址/数据总线（AD15AD0）切换为数据总线，为读写数据作准备 T2状态总线的高4位（A19/S6A16/S3）上输出本总线周期状态信息S6S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。 发出数据允许信号DEN 发出数据发送接受控制信号DT/R,微机原理及应用第5章 处理器总线时序和系统总线 40,5.2 8086 的总线操作和时序,T3状态

17、CPU在总线的高4位（A19/S6A16/S3）继续输出总线周期状态信号S6S3。在总线的低16位（AD15AD0）地址/数据线上继续发送要写的数据，或者从存储器或I/O端口读入数据 采样READY线，若有效（高电平），则进入T4周期，若无效，则说明外设没准备好，插入Tw周期,微机原理及应用第5章 处理器总线时序和系统总线 41,TW等待状态：如果被选中的存储器或I/O设备不能及时配合CPU传送数据，则必须通知CPU数据“未准备好”，迫使CPU在T3状态后插入等待状态TW。“未准备好”信号必须在T3前送给CPU。,Tw状态,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时

18、序和系统总线 42,5.2 8086 的总线操作和时序,T4状态 在T4开始时钟的下降沿，把数据读入到CPU或写入到选中的地址单元 同时其它状态信号线恢复为初始状态，为执行下一个总线周期做准备,微机原理及应用第5章 处理器总线时序和系统总线 43,T1空闲状态：如果在一个总线周期之后，不立即执行下一个总线周期，或者当指令队列是满的，执行部件EU又没有访问总线的要求，这时BIU就处于空闲状态。在空闲状态中，可以包含一个或几个时钟周期。在空闲状态，总线高4位（A19/S6A16/S3）仍输出与前一总线周期相同的状态信号。如果前一个总线周期是写周期，则CPU在总线低16位（AD15AD0）上继续驱动

19、数据信息；如果前一个总线周期是读周期，则总线低16位（AD15AD0）为高阻状态。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 44,由上可知，正常情况下，8086CPU的一个基本总线周期由4个时钟周期（T1T4）组成，但当所连接的存储器或I/O设备不能及时配合CPU进行数据的读写时，还要适当增加一个或几个等待状态。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 45,二、8086的读写总线周期,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 46,如果在T3周期前沿的下降沿采样r

20、eady信号，若没准备好（低电平），在T3和T4之间就会插入一个或多个TW等待周期，直到READY变高，转入T4周期，完成读操作。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 47,8086的写总线周期,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 48,8086进入和退出保持状态的时序,CPU在每一个T状态的上升边沿采样HOLD信号，若有效，则在当前总线周期结束时响应。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 49,中断响应周期,CPU在每条指令的最后一个T状态，采样IN

21、TR信号，若有效，且IF=1，则CPU在当前指令执行完毕以后响应，进入中断响应周期。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 50,第一个中断响应周期 T1状态：AD15-AD0浮空；IF=1，给出中断响应信号INTA。 第二个中断响应周期；被响应的外设数据线送一个字节的中断矢量类型， CPU读入后，从中断矢量表上找到服务程序的入口地址。,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统总线 51,思考题： 软件中断指令会执行中断响应周期否？,5.2 8086 的总线操作和时序,微机原理及应用第5章 处理器总线时序和系统

22、总线 52,5.2 8086 的总线操作和时序,系统复位与启动 通过RESET引腿上的触发信号来执行。 标志寄存器 : 清零 指令指针（IP）: 0000H CS: FFFFH DS、ES、SS : 0000H 指令队列 : 空 其它寄存器 : 0000H 复位脉冲的有效电平（高）必须超过4个时钟周期（开启电源引起的复位时间大于50s）,微机原理及应用第5章 处理器总线时序和系统总线 53,5.2 8086 的总线操作和时序,复位后地址总线浮空 复位后，第一条指令的地址： 物理地址为 FFFF0+OOOOH（IP中） =FFFFOH 一般在FFFFO中，存放一条段交叉直接JMP指令，转移到系统程序实际开始处。这个程序往往实现系统初始化、引导监控程序或者引导操作系统等功能，这样的程序叫做引导和装配程序。,微机原理及应用第5章 处理器总线时序和系统总线 54,5.3 系 统 总 线,5.4.1 概述 总线是用来连接各部件的一组通信线，换言之，总线是一种在多于两个模块(设备或子系统)间传送信息的公共