第6章 存储器.ppt

1、第6章内存教育内容6.1概要6.1.1内存的分类6.1.2半导体内存的性能指标6.2随机存取内存RAM。 6.2.1半导体存储器的一般结构及结构6.2.2静态RAM 6.2.3动态RAM 6.2.4 RAM存储器容量的扩展方法6.2.5 RAM存储器与CPU的连接6.3只读存储器ROM 6.3.1只读存储器的结构6.6 子系统与CPU主系统的连接6.5.2 8086CPU的最小模式与静态RAM的连接6.5.3存储器芯片与CPU的连接时应注意的问题是，教育目标1掌握半导体存储器的分类和特征。 2了解半导体存储器的性能指标、结构。 3了解静态RAM、动态RAM、ROM的结构特征。 4了解内存系统和

2、CPU系统的连接方法。 重点内容1内存的分类、特征和性能指标。 2半导体存储器的构造。 3静态RAM结构。 4动态RAM结构。 5 RAM存储容量的扩展方法。 6 RAM内存和处理器的连接。 7 ROM结构及分类。 8内存系统和CPU系统的连接示例。 难点内容存储系统和CPU系统的连接示例。 学时数4学时，6.1概要6.1.1存储器的分类按信息存储方式，半导体存储器分为随机存取存储器RAM和只读存储器ROM。 随机存取存储器的RAM存储器中的信息可以随时读出或写入。 留言高速无限次。 关闭电源将导致存储器中的信息丢失。 只读存储器ROM在工作状态下只能进行读取而不能写入，写入时的速度大大低于读

3、取的速度，或者只能进行有限的写入(有写入寿命)，即使切断电源也不会丢失存储器中的数据。 6.1.2半导体存储器的性能指标1、存储器容量纠正功能中的存储器容量一般以字节B(Byte )为基本单位，更大的单位为KB(1024B )、MB(1024kB )、GB(1024MB )，针对具体的使用状况的描述，为n (存储器单元数) 2 .存取速度内存储器的存取速度通常以最大存取时间或存取周期描述。 3 .功耗半导体存储器的功耗包括“维持功耗”和“操作功耗”。 “维持功耗”总是小于“操作功耗”。 4 .可靠性是指存储器抵抗外部电磁场、温度等要素的变化干扰的能力。 5 .价格，6.2随机存取存储器RAM包

4、括静态RAM和动态RAM。 6.2.1半导体存储器的一般结构和结构，1、存储器矩阵的基本电路是能够存储二进制信息的电路。 是存储体的基本电路的集合体，经常使用的是N1、N4、N8。 2 .解码从地址解码器CPU发送的地址信号以生成选通信号，并选择由该地址指定的存储体。 解码的方式分为单解码和双解码。 (1)在每个单解码方式存储体中使用1条栅极信号线，若栅极信号有效则选择存储体。 栅极信号线的数量与存储体的数量相同。 (2)针对每个双解码方式存储体，由两个选通信号进行控制(行、列选通)，仅在两个选通信号同时有效的情况下，选择存储体。 栅极信号线的数量比存储体数量大幅减少。 3 .存储器控制电路的

5、读写控制信号中有(1)OD(Output Disable ) :禁止输出读取端子。 高电平有效。 (2)OE(Output Disable ) :输出开路引脚端子。 高电平有效。 (3) (Read/Write ) :读取/写入控制读取端子。 高电平是领先，低电平是写入。 (4) :写入开放读出端子、低电平有效时，数据总线上的数据被写入到被寻址的单元中。 4 .三态双向缓冲器的三态：高电平、低电平和高电阻状态。 三态双向缓冲的作用：读写内存体时与外部总线连通，在其他状态下与外部总线隔离(高阻抗状态)。6.2.2静态RAM 1、NMOS静态基本存储电路(1)NMOS静态基本存储电路1)NMOS静

6、态基本存储电路的构成。 NMOS静态基本存储电路可以按照图6图5所示的电路结构存储各位的二进制信息。 由T1T6的6个晶体管、字(或行)选择线、d和数据或位线构成。 T1T4构成双稳触发器，T1、T3是负载管，T5、T6的栅极由地址解码信号(字选择线或行选择线)控制。 2)NMOS静态基本存储器电路的动作过程静止状态：有2种稳定状态，T1导通T3截止为“1”，T3导通T1截止为“0”。 读出动作： T5、T6导通，进行非破坏读出。 写入动作： T5、T6导通，使由T1T4构成的双稳定触发器强制地追随外部状态。 (2)CMOS静态基本存储电路1)CMOS静态基本存储电路的结构： CMOS静态基本

7、存储电路如图6-6所示。 T3、T5是n沟道增强型MOS管，它们交叉耦合，构成一个触发。 负载管T2、T4是p沟道增强型MOS管，T1、T6是n沟道增强型MOS管，设为控制栅极。 T2、T3、T4、T5构成双稳触发电路。 2)CMOS静态基本存储器电路工作过程：与NMOS类似。 2、静态RAM的电路结构图6-7是静态RAM芯片的结构示意图，其电容为2561位，图中的各块表示一个6管的基本存储单元。 当A7A0输入地址00010010时，可以通过双地址解码，在、或的控制下，对18号基本存储单元进行读取或写入。 对于256字节的SRAM，可以连接8枚相同的芯片构成2568位的SRAM，存取时，位于

8、相同位置的基本存储单元可以同时，即可以同时读写8位的数据，实现针对字节的操作。 3、静态RAM芯片示例6116是高速静态CMOS随机存储器。 容量为20488位。 6.2.3动态RAM 1、动态基本存储器电路(1)动态基本存储器电路的构成动态基本存储器电路是以用MOS管的栅极和源极间的寄生电容保存电荷的方式来存储信息，由于单管集成度高而被广泛采用。 图6-9表示动态基存储电路的构成。 这包括单个场效应晶体管Q1，C1是其极间电容(为了保存有无电荷)。 Q1、Q2分别是行、列的栅极控制。 (2)当动态基本存储器电路的动作过程行、列栅极后Q1、Q2导通时，可进行存储器的读出、写入。 由于分布电容C

9、2的存在，C1上的电荷部分地转移到C2上，C1上的电荷减少。 即，该读出具有破坏性，并且在读出之后必须充电C1。 2、动态存储器芯片示例(略) 3、动态存储器的刷新方式中，由于在容量上经常存在泄漏，因此随着时间经过，容量上的电荷不足以表示其应有的状态。 为了解决这个问题，必须每隔一定时间对容量进行充电，这就是刷新。 CPU利用刷新周期进行刷新动作，刷新周期多等于读/写周期。 根据刷新周期时间，通常有(1)定时集中刷新方式这3种刷新方式。 在允许的信息保留时间内集中更新所有存储。 刷新过程中不能对内存进行读写。 (2)异步刷新方式。 无论CPU操作如何，系统都会定期更新。 必须设置读写循环和刷新

10、循环的选择电路，如果两者冲突，则读写循环的时间增加。 (3)同步刷新方式。 在命令的每个命令周期，利用CPU不进行读写动作的时间进行刷新动作，避免多馀的刷新时间。 4 .同步刷新方式的例子(省略)，随机存取存储器RAM的特征：存储器中的信息可以随时进行读取或写入。 留言高速无限次。 关闭电源将导致存储器中的信息丢失。 静态RAM与动态RAM的比较：静态RAM :集成度低(单位芯片上的内存容量小)、价格高、功耗高、易于使用、速度快。动态RAM :集成度高(单位芯片上的存储器容量大)，廉价、低功耗，需要更新，因此难以使用，与静态RAM相比动作速度慢。 另外，6.2.4 RAM存储器容量的扩展方法1

11、、位扩展方式存储器的位数不足时，可将多个存储器组合成1位数多的存储器。 扩展方法：各内存的地址线、芯片选择和读/写控制线并联连接，各内存的数据线独立，获得更多的数据位数。 扩展后存储体数不变，存储体的比特数增加。 另外，在字扩展方式存储器的存储体数不足的情况下，可以将多个存储器组合成一个存储体数多的存储器。 扩展的方法：各存储器的数据线、地址线及读/写控制线都并联连接，芯片选择用于独立地区分各芯片地址，通常应该使各芯片地址相邻，得到更多的存储体数。 扩张后的记忆体位数不变，记忆库数增加。 3、字位扩展方式同时进行位扩展和字扩展。 也就是说，这两种扩展方式的组合。 在图6-13中，每两个2114

12、(1K4)获得一对比特扩展的1K8内存，并且这种4对存储器的字扩展的4K8内存。 即用8张1K4的存储器得到1个4K8存储器。 6.2.5 RAM存储器和CPU的连接这里主要考虑静态RAM的情况。 1 .数据总线的连接对于内部有三态缓冲区(现在几乎没有内存)的内存，可以直接连接到CPU的数据总线。 在系统数据总线上的大量设备可能占用存储器和CPU之间的数据收发器(图2-9中的8286) 2，连接地址总线的CPU的地址总线通常被分成两部分。 另一部分由解码器解码，并且产生的芯片选择信号被连接到存储器中的芯片选择端子(一般是高地址部分)。 3 .如果在最小系统中使用控制总线连接，则如图6-14所示

13、，在、和中获取存储器所需的和。 在最大系统中，总线控制器8288生成存储器所需的读/写信号。 6.3只读存储器ROM只读存储器的特征：在工作状态下只能读写，或者写入时的速度大大低于读取速度，或者只能进行有限次的写入(有写入寿命)，即使切断电源，存储器中的数据也不会丢失。 6.3.1只读存储器的结构，6.3.2只读存储器的分类只读存储器ROM分为以下三种： 1、掩蔽模式ROM (掩蔽编程ROM )简称ROM，制造商在工厂对信息进行光刻芯片工作中2 .现场编程ROM简称PROM，采用保险丝结构，用户可以进行一次写入，由于写入是以烧断保险丝的方法完成的，保险丝烧断后不能再次投入，所以写入是一次性的。

14、 3 .可重写可编程PROM(Erasble Programmable ROM )被简称为EPROM，用户可以自己写入也可以用紫外光照射的方法擦除。 此外，也被称为电擦除的EEPROM。 6.3.3 PROM基本存储电路熔丝型PROM基本存储电路，如图6-17所示，由一个双极晶体管TXY、行线和列线组成。 TXY集电极与正电源VCC连接，基极与行线x连接，发射极与保险丝的后接列线y连接。 保险丝一有大电流就熔断。 6.3.4典型的PROM芯片概述(省略)、6.4高速缓冲存储器Cache总线带宽问题：有高速CPU和高速存储器后，数据的传输速度不一定高。 连接两者的数据总线的带宽不高，因此限制了C

15、PU和存储器之间的数据传输速度。 6.4.1 Cache存储器原理1、原理在主存储器和CPU之间设置小容量的高速存储器Cache，Cache一般使用高速静态RAM，放置在CPU内时，CPU和Cache之间的信息交换速度变快。在系统工作时将主存储器的当前使用的部分保存到Cache，对于该部分，CPU不是访问主存储器，而是访问Cache，使用完毕后将Cache的数据保存到主存储器。 这减轻了数据总线带宽不足的冲突，提高了系统的运行速度。 其他战略。 6.5内存系统和CPU系统的连接示例6.5.1 EPROM、RAM子系统和CPU主系统的连接、一个8KB EPROM、4KB RAM的存储器子系统和CPU主系统的连接如图6-22所示。 在图中，2716是2K8位ROM，2114是1K4位静态RAM，8205是4输入8输出解码器。 请在图中的后面连接变频器。 1数据总线的连接。 2内存使用的地址线的连接。 3未使用内存的地址线的连接。 4解码器和地址分配。 在6.5.2 8086CPU的最小模式和静态RAM的连接图中，2142是1K4位静态RAM，上面的2张构成1K8位的下位8位组，下面的2张构成1K8位的上位8位组。