可编程片上系统芯片SOPC.ppt

1、第八章可程序设计师片上系统芯片SOPC、8.1 SOPC简介、可程序设计师片上系统芯片SOPC(System On a Programmable Chip )是Altera公司2000年提出的灵活高效的SOC溶解热， SOPC与利用可程序设计师逻辑技术将整个电子系统整合为一个的可程序设计师逻辑老虎钳同样，SOPC的设定修正也只完成前道工序设定修正，因此设定修正投入少，设定修正方法灵活，SOPC的系统功能削减、扩展容易，结合了SOC和CPLD、FPGA的优点。 SOPC作为系统级芯片，设定、修订成本和开发风险低，被广泛应用。 此外，SOPC是可程序设计师逻辑解老虎钳，与通常的PLD相比，其特征在

2、于SOPC包括至少一个嵌入式处理器核。 2具有一定容量的片上高速RAM。 3有一盏茶的片上可程序设计师逻辑资源。 四SOPC、Virtex-II Pro系列Virtex-4FX系列、Power PC405处理器核心、Excalibur系列、ARM922T处理器核心，以及处理器除错与程式设计介面。 除了采用处理器硬核的SOPC之外，这种基于FPGA的嵌入式电脑CPU软内核还经常使用Xilinx公司的8二进制位嵌入式RISC处理器软内核PicoBlaze、32位色嵌入式RISC处理器软内核MicroBlaze和Altera公司的NIOS软内核Xilinx的Virtex系列fpga (包括virte

3、x ii、Virtex4和Virtex5)和spartan iii (包括spartan 3a、Spartan3E和spartan3)系列fpga支持基于嵌入式电脑CPU的软内核Virtex-II Pro、2003、0.13m深次微米CMOS工艺、Power PC405处理器硬件内核、3.125Gb/s超速双向串行信号发送器、Virtex-II Pro Power PC405处理器硬件内核、10Gb/s Virtex-4FPGA、2-4三模式以太网经管人、大量DSP逻辑资源、8.2 Virtex-II系列FPGA的结构和性能、8。 Virtex-II系列FPGA的主要性能支持IP核心配置修订，

4、并通讯端口8二进制位嵌入式处理器软内核PicoBlaze和32位色嵌入式处理器软内核MicroBlaze实现片上系统配置修订。 逻辑资源密度： 40K-10M PLD男同性恋定内部时间修正： 420MHz； I/O数据传输率： 840Mb/S秒。 18Kbit的可选RAM模块可配置3M二进制位双通讯端口RAM。 最大容量为1.5M二进制位的分布式RAM资源。 与外部存储器的高性能接口。 高性能算术运算功能，嵌入式18位18位专用乘法器模块，高速进位链。 灵活可变的逻辑资源，具有多达93184个时钟许可内部暂存器/锁存器，支持多达93184个显示查找表查找表(lut )或16个级联反应可连接的移

5、位二进制位暂存器，通讯端口宽输入逻辑函数， 一种高性能的时钟管理电路，具有多达12个数字时钟管理器(DCM )组件，支持具有宽二进制位的多路选择器内部三态男低音乘积项和，具有16个全局摇滾乐多径效应选择缓冲器。 高达1108个用户投入产出接口的高性能投入产出技术，支持19种单端信号标准和8种双端差分信号标准。 支持IEEE 1149.1边界扫描技术和IEEE 1532的系统配置技术。8.2.2 Virtex-II FPGA的总体结构、8.2.3 Virtex-II系列FPGA的可结构逻辑模块、Virtex-II的CLB、1. Slice的结构、3 .分布式RAM每个函数发生器被称为分布式可选R

6、AM友针织面料166 一个CLB中RAM的结构方式是168位单口RAM、324位单口RAM、642位单口RAM、168位单口RAM、168位双口RAM、324位双口RAM、64位双口RAM另外，移位暂存器和Virtex-II FPGA中的每一个函数产生器除了分布式RAM外还可配置16个移位二进制位暂存器，其中可进行移位暂存器的写入同步并且进行动态读取，在CLB中的移位链逻辑可为、 5 .多路选择器Virtex-II中的函数发生器和与其相关联的多路选择器可以被配置为：一个Slice可以被配置为一个4选择1的路径选择器， 6 .算术运算逻辑Virtex-II，在CLB中的算术运算逻辑由诸如高速进位

7、链和在Slice中的异或门之类的逻辑资源组成，在一个Slice中，整个两个二进制位可以由一个CLB组成，在一个CLB中可以由一个CLB组成根据两个Slice的4二进制位全加法器逻辑图，7 .和FPGA的函数发生器仅能够构成一个4个变量的任意函数，并且为了扩展该组合函数的规模，在Virtex-II的Slice中，按照Slice的ORCY级联反应形成和保持不变。 利用Slice的MUXCY形成宽的输入和男同性恋，8.2.4 18-Kbit可选RAM模块Virtex-II解老虎钳将多个容量为18Kbit的可选RAM模块集成在一起，各个通讯端口的控制信号功能相同，这些个的控制信号包括时钟CLK、时钟摇

8、滾乐行政许可EN 18Kbit的RAM有单通讯端口RAM和双通讯端口RAM，以及8K2bit、4K4bit、1K18bit、51236bit等各种数据字长，可支持各种字长的数字系统。 在Virtex-II解老虎钳中，在每一列的RAM模块旁边排列有18位18位的嵌入乘法器模块，该乘法器模块的数量和RAM模块的数量相同，并且该这些个与该RAM模块组合18位18位嵌入乘法器采用了有符号的2二进制位备选乘法算法。 乘法器模块的动作速度以XC2V1000-5为例，数据从块RAM输入时，最高乘法频率为88MHz。 从暂存器输入数据后，最高乘法频率为105 MHz。 另外，适当地组合乘法器模块，可实现更广二

9、进制位的乘法器。 设A2A1和B2B1为2个2n二进制位的二进制数字，A2、B2分别为2个上位n二进制位，A1、B1为2个下位n二进制位，则由、上式可知，能够用4个n二进制位乘法器和多个2n二进制位加法器实现2个2n二进制位数的乘法运算。8.2.6全局时钟多径效应缓冲器、Virtex-II时钟分布、8.2.7数字时钟摇滾乐经管人DCM、数字摇滾乐经管人DCM提供许多有效的时钟管理功能，包括无失真时钟控制信号生成、频率合成、时钟相移。 DCM使用全数字延时器线，产生高精度的时钟相位和频率控制。 另外，8.2.8投入产出模块和Virtex-II的投入产出模块IOB是高性能IOB，能够将每四个IOB

10、连接到一个开关矩阵上，将四个IOB分成两组，构成四个单端投入产出或两个双端差分投入产出。 单端投入产出支持19种I/O标准，双端差动投入产出支持8种I/O标准。Virtex-II IOB的逻辑资源、IOB触发器的配置方式为重新定径套/定径套同步复位定径套或同步定径套同步复位定径套和定径套异步定径套或异步定径套异步复位和不复位，IOB的6个触发器/锁存器为输入通道、输出通道、三态控制信号通道在双数据速率下，每个通道由两个信号发送器组成，信号发送器时钟由DCM生成，需要180个相位差。8.3嵌入式RISC处理器软内核MicroBlaze、8.3.1嵌入式处理器软内核MicroBlaze概况Micr

11、oBlaze是由Xilinx开发的32位色RISC处理器软内核，包括Spartan III系列和Virtex系列FPGAMicroBlaze采用硬件结构，命令被分成5个段，即，指段IF、解代码段OF、执行段EX、摩瑞亚接入段MEM和回写段WB。 MicroBlaze的体系结构有V2.10a、V3.00a、V4.00a和V5.00a 5个版本，v5. 00 a由5级流水线组成，其他各版均由3级流水线组成。 MicroBlaze数据采用了一种大的对齐方式，可通讯端口三种格式：字、半字和字节。 MicroBlaze的所有命令都是32位色命令，命令定径套为124条，分为a类和b类命令。 a类指令有两个

12、源暂存器操作码和一个目标暂存器操作码，b类指令有一个源暂存器操作码、一个目标暂存器操作码和一个16位即时数。MicroBlaze的a类指令格式、MicroBlaze的b类指令格式、8.3.2嵌入式处理器软内核MicroBlaze的结构、 8.3.3嵌入式处理器软内核MicroBlaze的DOPB接口信号IOPB接口信号DLMB接口信号ILMB接口信号FSL接口信号数据侧Xilinx Cache数据网络链接IXCL接口信号车8.4 Virtex-II Pro系列可程序设计师芯片上系统芯片，8.4.1viii 1其中一个是可程序设计师逻辑资源的第二部分是PowerPC 405处理器核心，这是实现系

13、统级功能所需的IP硬件核心。 第三部分是为实现高速数据传输而修改的高速双向串行信号发送器。Virtex-II Pro系列老虎钳的结构、8.4.2嵌入式PowerPC 405处理器内核、1. PowerPC 405处理器的结构、PowerPC 405处理器是32位色RISC处理器，采用硬件结构、电脑CPU、 中央处理单元针织面料电脑CPU PPC405处理器的中央处理单元针织面料采用五级输油管道操作：指形、查询密码、执行、回写和回写。 电脑CPU由执行针织面料EXU和取数查询密码针织面料组成。 执行单元针织面料包括32个32位色通用暂存器、算术逻辑运算单元针织面料ALU和乘法针织面料MAC，其通

14、讯端口乘法运算和16二进制位符号或无符号的半字乘法指令。 执行针织面料内的硬件乘法运算针织面料通讯端口整数高速乘法运算，整数乘法运算在4周期完成，整数除法运算在35周期完成。 读取、解查询密码、用户针织面料向执行针织面料发送稳定的指令，所有指令被解查询密码后传递给执行针织面料。 如果命令执行中断，则命令排列在命令队列中。 指令队列包括两个预提取指定缓冲器和一个解查询密码缓冲器，并且当预提取指定缓冲器为空时，指令被直接传输到解查询密码缓冲器。 提取-解查询密码针织面料能够处理两个以下分支并且通讯端口静态分支预测。 如果还没有解决该执行之前的早午餐，则指状物查询密码装置预测该早午餐的执行，并且专门

15、通过预测信道使处理器进入指令。 另外，内存管理单元PPC405处理器通讯端口4GB的地址空间，内存管理单元MMU提供地址转换和保护功能，并执行存储器仲裁。 PPC405的MMU以可变页面长度的方式通讯端口命令页面式虚拟内存管理，使用的页面长度为1KB、4KB、16KB、64KB、256K、1MB、4MB、16MB。 这种虚拟存储器管理方式可以有效地提高存储器效率并且将TLB错误次数抑制到最小。 MMU有三种不同的TLB和64个输入的TLB，用于定义页面转换。 这是完全相关的TLB，可以随时保持任意页长组合方式的转换。 另一种是4输入命令心理投射TLB和8输入数据心理投射TLB，而这些个的两个T

16、LB的作用是防止命令网站数据库和数据网站数据库时两者的相互影响。 此外，Cache针织面料PPC405处理器包括指令高速缓存区UE针织面料(ICU )和数据高速缓存区UE针织面料(DCU )，通过指令高速缓存区和数据高速缓存区在处理器存储器上的网站数据库。 PP405处理器的命令高速缓存区用户针织面料和数据高速缓存区用户针织面料都是16KB双向组相关结构，以8字(32字节)的高速缓存区行操作。ICU和DCU由Cache控制支重轮、Cache阵列定径套和处理器局部总线PLB主星空卫视接口组成。 Cache的数据更新根据最近最低使用(LRU )替换策略进行，当满足Cache行时，Cache控制支重轮更新最近最低使用的行。 命令高速缓存区UE针织面料可以向提取/解查询密码UE针织面料提供每个周期最多两个命令。 数据高速缓存区用户针织面料可以独立处理Load/Store操作和Cache控制命令，也可以动态变更来自PLB男低音的链接伊斯特的优先顺序，缩短命令执行的中断时间。 此外，在计时器PPC