数字逻辑实验报告

1、计算机专业类课程实验报告课程名称：数字逻辑学院：计算机科学与工程专业：计算机科学与技术学生姓名：学号：指导教师：蔡世民日期：2013年6月30日电子科技大学计算机科学与工程学院标 准 实 验 报 告（实验）课程名称 数字逻辑电子科技大学教务处制表电 子 科 技 大 学实 验 报 告学生姓名： 学 号： 指导教师：实验地点：A2-402 实验时间：实验室名称： 实验1 基本门电路的功能和特性及组合逻辑电路实验【实验名称】基本门电路的功能和特性及组合逻辑电路实验【实验学时】4学时【实验目的】掌握常用集成门电路的逻辑功能与特性掌握各种门电路的逻辑符号了解集成电路的外引线排列及其使用方法学习组合逻辑电

2、路的设计及测试方法【实验内容】部分TTL门电路逻辑功能验证组合逻辑设计之全加器或全减器【实验设备】数字逻辑实验箱双踪示波器（记录波形时，应注意输入、输出波形的时间相位关系，在座标中上下对齐。）集成电路：7400、7404、7432、7486【实验步骤】1) 在实验箱上插入相应的门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管，接好电源正负极，即可进行逻辑特性验证实验。将其逻辑特性制成表格。 2) 用7400连接的电路如图1.1所示，其中M端输入HZ级的连续脉冲，N端输入KHZ级的连续脉冲，X和Y接逻辑开关，在XY的四种输入组合下，用示波器观测A、B及F点的波形，并记录下来，写出F=f（

3、M、N、X、Y）的逻辑表达式。3）实验电路如图1.2所示，在X端加入KHZ级的数字信号，逻辑开关AB为00、01、10、11四种组合下，用示波器观察输入输出波形，解释AB对信号的控制作用。4) 用 7486和 7400搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。思考题：第二题用7486和7400设计一个可控制的半加/半减电路，控制端X=0时，为半加器，X=1时为半减器。搭出电路并验证其运算是否正确。【实验原理】1）组合逻辑电路的分析：对已给定的组合逻辑电路分析其逻辑功能。步骤：（1）由给定的组合逻辑电路写函数式； （2）对

4、函数式进行化简或变换； （3）根据最简式列真值表； （4）确认逻辑功能。2）.组合逻辑电路的设计：就是按照具体逻辑命题设计出最简单的组合电路。步骤：（1）根据给定事件的因果关系列出真值表； （2）由真值表写函数式； （3）对函数式进行化简或变换； （4）画出逻辑图，并测试逻辑功能。 掌握了上述的分析方法和设计方法，即可对一般电路进行分析、设计，从而可以正确地使用被分析的电路以及设计出能满足逻辑功能和技术指标要求的电路。3）全加器/全减器相对半加器/半减器而言，考虑了进位/借位的情况，因此，输入端分别有三个，An（被加数/被减数），Bn（加数/减数）和Cn-1（低一位的进位/借位）。全加器的逻辑

5、函数表达式全加器真值表0000000110010100110110010101011100111111 用与非门和异或门实现全加器的电路图：=1BiCi-1Si=1&AiCi 【实验数据记录及结果分析】1) 经测试，发现所有发光二极管发光时都是高电平，低电平时不发光。2）对于本实验步骤2： 当X或Y等于1时，发光二极管与脉冲同步闪烁；当X=0且Y=0时，发光二极管始终不发光。真值表MNXYABF1100110110110111100111111001 实验结果MNXYABF亮亮00亮亮熄亮亮01亮熄亮亮亮100亮亮亮亮110熄亮实验结果与真值表完全相同3）对于本实验步骤3：XABY000000

6、110101011010001011110011114）按电路图搭好电路，依次调节三个输入端，观察输出端和借位端，记录下来：输入序列输出借位000灭灭001亮灭010亮灭011灭亮100亮灭101灭亮110灭亮111亮亮结果与真值表完全相同。【思考题】：2、用7486和7400设计一个可控制的半加/半减电路，控制端X=0时，为半加器，X=1时为半减器。搭出电路并验证其运算是否正确。真值表：XAiBiSiCi0000000110010100110110000101111101011100画出卡诺图：对于输出：XAB000111100010110101对于进位：XAB000111100001010

7、100因此，逻辑表达式：逻辑电路图：=1 Ai Si Bi=1& XCi根据电路图连接7400和7486连接电路，观察输出端与借位端AiBiX输出借位000灭灭001亮灭010亮灭011灭亮100灭灭101亮亮110亮灭111灭灭发现与真值表完全相同【实验结论】很好验证了全加器、半加器的逻辑特性。通过对集成门电路的测试，设计和实现，熟悉了集成电路的接脚及使用，为进一步设计复杂电路的实验打下了一定基础。【总结及心得体会】1.集成电路的Vcc和GND端一定要正确接上电源端和接地端，不能接反。2.由于集成门电路直接接入输入端，可能导致出现输入延迟和干扰的现象。【对本实验过程及方法、手段的改进建议会】

8、线路之间注意不要被缠乱影响电路。 报告评分： 指导教师签字：实验2 数值比较器、数据选择器【实验名称】数值比较器、数据选择器【实验学时】4学时【实验目的】 掌握数值比较器和数据选择器的逻辑功能。 学习组合逻辑电路的设计及测试方法。【实验内容】 用7486和7400、7404搭出一位数值比较器电路，画出其设计逻辑图，并验证它的运算。 利用74153选择器实现多数表决器，要求3个输入中有2个和3个为1时，输出Y为高电平，否则Y为低电平。画出实验电路图，并简述实现原理。 用7400、7404、7432实现上题的多数表决器。【实验设备】 数字逻辑实验箱 导线若干 集成电路：7400、7486、7404

9、、74153【实验步骤】1. 用7486和7400、7404搭出一位数值比较器电路，画出其设计逻辑图，并验证它的运算。2. 利用74153选择器实现多数表决器，要求3个输入中有2个和3个为1时，输出Y 为高电平，否则Y为低电平。画出实验电路图，并简述实现原理。3. 用7400、7404、7432实现上题的多数表决器。思考题：1. 设计一个二位数值比较器电路。 2. 如果在此基础上增加一个主裁判，构成四人判决电路，应该如何设计？即，只有当三个副裁判中多数赞成且主裁判也赞成时有效。做出其真值表并设计组合电路。【实验原理】1) 几条重要的逻辑代数定理如表2.1所示。2) 一位数值比较器的真值表如表2

10、.2所示。根据其真值表，化简其逻辑表达式，并将其转化成为异或、与非的形式，按照要求搭建电路。输出接发光二极管，输入接开关。记录下比较结果。由此可以得出LGM的逻辑表达式：=由此设计电路图如下：&1L 11 A G B 1& M 3）数据选择器是一种能接受多个数据输入，而一次只允许一个数据输出的逻辑部件。它的功能是根据译码条件选择通道，传送数据。双4选1数据选择器74153的引脚图如图2.1所示。 其中，AD为数据输入端，Y为输出端，S1、S0称为地址输入端。S1、S0的状态起着从4路输入数据中选择哪1路输出的作用。Gn为使能端，低电平有效，Gn=0时，数据选择器工作；Gn=1时，电路被禁止，输

11、出0，输出状态与输入数据无关。注意S1、S0地址在集成块中由2个4选1共用，高位为S1，低位为S0，S1S0=01时，Y=B，S1S0=10时，Y=C。 其真值表如表2.3所示。 4）判决电路真值表 真值表如表2.4所示，根据真值表得到逻辑关系式如下：74153的输出逻辑表达式如下：74153的输出逻辑表达式如下： 令P1=S1，P2=S0，将以上两个等式进行比对，可以得到： A=0 B=C=P3 D=1 根据上述分析即可画出3人判决电路的逻辑组合电路。 电路图如下：YP10P31P3D1D2 ZD3 A1 A0P23) 用7400、7404、7432实现上题的多数表决器。由：可以设计电路图如

12、下：1& P1 P2 11& Y 11&P3Y 思考：如何设计一个2位数值比较器电路？ 设计一个二位数值比较器真值表：A0B0A1B1LGM0000010000100100100010011001010010001010100110001011100110001001001100101001010110011100100110110011101001111010卡诺图如下：对于L：A0B0A1B100011110000000011000111101101100所以：对于G：A0B0A1B100011110001000010100110010100001显然：对于MA0B0A1B10001111

13、0000111010011110000100010所以思考：如果在此基础上增加一个主裁判，构成四人判决电路，应该如何设计？即，只有当三个副裁判中多数赞成且主裁判也赞成时有效。做出其真值表并设计组合电路。设计：在原有的三位表决器基础上增加一个输入，与原表决器的输出做与运算，即可实现四人判决功能。真值表：P1P2P3P4(主)Y00000001000100001100100001010011000111000001000110010100111110010101111101111111从真值表中可以看出加入主裁判后只需在原来基础上求一下与主裁判真值的逻辑值。所以组合电路设计： P41&0P3 YP

14、31 P1 P2【实验数据及结果分析】1） 一位数值比较器：ABLGM00灭亮灭01灭灭亮10亮灭灭11灭亮灭与之前的真值表数据完全相同2）3位多数表决器P1P2P3Y000灭001灭010灭011亮100灭101亮110亮111亮与真值表完全相同2） 四位表决器P1P2P3P4（主）Y0000灭0010灭0100灭0110灭1000灭1010灭1100灭1110灭0001灭0011灭0101灭0111亮1001灭1011亮1101亮1111亮【实验结论】74153双4选1数据选择器提供了很方便的数据选择，很好的验证了3、4人判决电路。通过对数值比较器和数据选择器的测试，设计和实现，对集成电路

15、数值比较器和数据选择器有了一定的熟悉，为进一步借助数值比较器和数据选择器的实验打下了基础。【总结及心得体会】 数值比较器和数据选择器作为基本的组合逻辑电路，可以实现大部分逻辑表达式。在做74153双4选1数据选择器的实验时一定要注意你选择的是G0还是G1，这决定了你从哪能输入以及从哪有输出。【对本实验过程及方法、手段的改进建议会】注意理论的研究与实际联系。 报告评分： 指导教师签字：实验3 计数器的应用【实验名称】计数器的应用【实验学时】4学时【实验目的】掌握任意进制计数器的构成方法。掌握集成二进制同步计数器74161的逻辑功能。学习组合逻辑电路的设计及测试方法。【实验内容】用74161搭建一

16、个60进制计数器电路，并将结果输出到7段数码管显示出来，画出其设计逻辑图，并验证它的运算。【实验设备】数字逻辑实验箱示波器万用表集成电路：74161、7400、7404【实验步骤】用74161搭建一个60进制计数器电路，并将结果输出到7段数码管显示出来，画出其设计逻辑图，并验证它的运算。思考：如何实现技术暂停。【实验原理】1） 集成4位二进制同步计数器74161的引脚图如图3.1所示。 图3.1 74161引脚图 其中，CP是输入技术脉冲（上升沿有效），CR是清零端，LD是置数控制端 ，CTp和CTt是计数器工作状态控制端，D0D3是并行输入数据端，CO是进位信号端，Q0Q3是计数器状态输出端

17、。（见教材P140） 2）74161性能特点可以直接清零（不需CP脉冲配合），又称强迫置零数据可以并行预置，但需CP上升沿配合可进行二进制同步计数具有进位输出信号，可以串接计数使用内部采用JK触发器单元计数当进位输出Q3Q2Q1Q0=1111时，产生进位输出，CO=1，当下一个CP上升沿到来之时，内部4个触发器均翻转为0，计数器重新开始计数。3）任意进制计数方法反馈预置数法 该法是用译码电路（门电路）检测计数器的状态，当计数器到达被检测的状态时，译码电路输出低电平或高电平，将其反馈到计数器的预置数端，使预置数端出现有效电平。 利用预置数端的异步/同步预置功能，将数据输入端所加的预置数装入计数器

18、，从而实现预定模数的计数。该实验设计思路用74161构成60进制计数器，需要将两片74161进行级联，分别作为十位和个位的计数。其中，个位完成十进制计数，需要对Q3Q2Q1Q0=1001进行译码，即当计数器计数到第9个时钟脉冲时，个位计数器的预置数端得到有效低电平，当第10个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器，同时，还应当使得十位计数器开始进行加法计数。由于十位计数器需要对Q3Q2Q1Q0=0101进行译码，即当计数器计数到第5个时钟脉冲时，十位计数器的预置数端得到有效低电平，当第6个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器

19、。控制十位计数器的加法计数，需要对CTp或CTt端进行控制，两者只要其中一个为低电平时，十位计数器均可处于数据保持状态。因此，在对个位计数器输出数据Q3Q2Q1Q0=1001进行译码的同时，信号Q3Q0可作为十位计数器工作状态控制信号。工作计数脉冲可以采用同步脉冲的形式，即个位计数器和十位计数器可以采用相同的脉冲信号源。工作脉冲选择实验箱上频率为1HZ的固定脉冲，完成60秒时间计时。综上所述，电路图如下：1&“1”“1”Vcc C0 Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP GNDVcc C0 Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D

20、2 D3 CTP GNDCRCPD0 D1 D2 D3 CTP GND“1”“1”“1”CP暂停功能只需在CP端加一个控制开关。电路图如下：1&“1”“1”Vcc C0 Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP GNDVcc C0 Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP GNDCRCPD0 D1 D2 D3 CTP GND“1”“1”“1”1&CPX【实验数据及结果分析】按图中电路图搭好电路后，接上数码管和1HZ脉冲信号，发现数码管正确计数，到59后变为0。结果分析：对于74161来说，将16进制计数器变为小于16进

21、制计数器的方法有两种，一种是将输出信号经门电路处理后反馈到异步清零端CR，另一种是反馈到置数端LD，它们的区别如下：（以10进制计数器为例） 接到CR端时，需要在计数器数到10之后置零，即将1010的Q3和Q1作与非接入CR。 接到LD是，需在计数到9之后置零，即将1001的Q3和Q0 作与非接入LD。 CR是异步清零，也就是说收到信号后立即清零，不会等CP发生改变，而LD需要等到下一个上升沿到来时才清零。因此，对于十位数，不能采用LD清零的方式（因为59之后不能出现60，只能是00）【实验结论】 本实验通过反馈归零法或反馈置数法很好的实现了60进制。本实验通过对计数器的测试，设计和实现，达到

22、了熟练使用同步计数器的目的，为进一步的实验打下了基础。【总结及心得体会】本实验重点是搞清楚CR清零和LD置零的区别，这也是集成计数器的一个很重要的特征。【对本实验过程及方法、手段的改进建议会】本实验设计60进制时在选取不同的清零方式（同步、异步）就有不同的电路，效果一样。 报告评分： 指导教师签字：实验4 简易数字式频率计【实验名称】简易数字式频率计【实验学时】4学时【实验目的】掌握利用集成二进制同步计数器74161的逻辑功能构成任意进制计数器的构成方法。学习简易数字式频率计的设计及测试方法。【实验内容】1、用两片74161构成100进制计数器2、参考教材P105习题10，设计一个单脉冲发生器

23、（参考图2），3、组合成一个简易数字式频率计。 【实验设备】数字逻辑实验箱集成电路：74161、7400、7404【实验步骤】1、用两片74161构成100进制计数器2、参考教材P105习题10，设计一个单脉冲发生器（参考图2），其脉冲宽度与手按按钮时间长短无关与两次按钮时间间隔无关，仅与时钟脉冲频率f1有关，且有以下关系：3、在上述两电路工作正常后，按下图1所示组合成一个简易数字式频率计。图中f1是基准信号频率为1HZ，f2是待检测信号，0-1按钮是手动开关。4、简易数字式频率计功能：按下0-1按钮，闸门控制信号产生输出两路信号，一路信号对计数器清零，一路输出宽度为的单脉冲。在闸门控制信号时

24、间内，闸门打开，计数器对f2计数。数码显示的数值即为f2的频率，并保留至重新按下按钮时为止。【实验原理】1） 集成4位二进制同步计数器74161的引脚图如图3.1所示。 图3.1 74161引脚图 其中，CP是输入技术脉冲（上升沿有效），CR是清零端，LD是置数控制端 ，CTp和CTt是计数器工作状态控制端，D0D3是并行输入数据端，CO是进位信号端，Q0Q3是计数器状态输出端。（见教材P140） 2）74161性能特点可以直接清零（不需CP脉冲配合），又称强迫置零数据可以并行预置，但需CP上升沿配合可进行二进制同步计数具有进位输出信号，可以串接计数使用内部采用JK触发器单元计数当进位输出Q3

25、Q2Q1Q0=1111时，产生进位输出，CO=1，当下一个CP上升沿到来之时，内部4个触发器均翻转为0，计数器重新开始计数。3）任意进制计数方法反馈预置数法 该法是用译码电路（门电路）检测计数器的状态，当计数器到达被检测的状态时，译码电路输出低电平或高电平，将其反馈到计数器的预置数端，使预置数端出现有效电平。 利用预置数端的异步/同步预置功能，将数据输入端所加的预置数装入计数器，从而实现预定模数的计数。该实验设计思路用74161构成60进制计数器，需要将两片74161进行级联，分别作为十位和个位的计数。其中，个位完成十进制计数，需要对Q3Q2Q1Q0=1001进行译码，即当计数器计数到第9个时钟脉冲时，个位计数器的预置数端得到有效低电平，当第10个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器，同时，还应当使得十位计数器开始进行