EDA设计流程及其工具课件

EDA设计流程及其工具

2.1FPGA/CPLD开发流程

KX康芯科技图2-1应用于FPGA/CPLD的EDA开发流程

2.1设计流程

KX康芯科技2.1.1设计输入(原理图／HDL文本编辑)1.图形输入

状态图输入波形图输入原理图输入在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图

2.

HDL文本输入

将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。

2.1设计流程

KX康芯科技2.1.2综合

整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。2.1.3适配

将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。2.1设计流程

KX康芯科技2.1.4时序仿真与功能仿真

时序仿真

接近真实器件运行特性的仿真,仿真文件中已包含了器件的硬件特性参数，因而，仿真精度高。但时序仿真的仿真文件必须来自针对具体器件的综合器与适配器。

功能仿真

直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及任何具体器件的硬件特性。2.1设计流程

KX康芯科技2.1.5编程下载

2.1.6硬件测试

把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证。

最后是将包含下载过后的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在整个硬件系统上的实际工作情况，以便排除错误，改进设计。2.2ASIC及其设计流程

KX康芯科技ASIC(ApplicationSpecificIntegratedCircuits，专用集成电路)

图2-2ASIC分类

按应用特性分类：

数字ASIC、模拟ASIC、数模混合ASIC按芯片制造方法分类：

全定制ASIC、半定制ASIC、可编程ASIC门阵列标准单元PLDFPGA2.2.1ASIC的分类

1.Full-customASICs

全定制ASIC设计是一种基于晶体管级的ASIC设计，具有如下特点：在设计思路上，追求性能最优；在设计方法上，以人工设计为主；在芯片结构上，常采用随机逻辑网络结构；应用范围：大批量产品/具有特殊性能要求的产品。针对每个晶体管进行电路参数和版图参数的优化元件的排列和连接方法没有固定的规则，可以相对自由地设置。可以获得最紧凑的版图，花费较多的设计时间，设计修改相当费事。设计者使用版图编辑工具，对每个晶体管的版图尺寸、位置及互连线进行设计可以得到尽可能小的芯片面积和尽可能高的系统性能，但设计周期长，开发阶段投资风险大。比较适合于大批量产品开发，对于ASIC，全定制设计方法并不是很合适。实际上，全定制设计的ASIC已越来越少了。全定制设计技术主要用在模/数混合ASIC的设计中。全定制设计的特点：

为了提高设计效率，缩短开发周期，降低投资风险，出现了半定制设计法。（Semi-customdesignapproach）门阵列（GateArray）标准单元（StandardCell）2.Standard-Cell-BasedASICs

标准单元设计法是库单元设计法(CBIC)中的一种。

它依赖于一个功能齐全、设计优良的单元库。库中每个单元的版图已事先设计好，并已经过工艺和性能验证。标准单元库一个标准单元库可以包含数百个不同的逻辑单元，有组合逻辑门，也有锁存器和触发器等。库中单元的设计，通常由专业人士完成。单元库一般由集成电路生产厂家提供给设计者。为了布局布线方便，库中每个元件的版图通常都是矩形，并且是等高的，版图的宽度则依单元的复杂程度而定。

标准单元ASIC的版图结构具有阵列结构；有多种基本单元；布线通道可调。标准单元

VS全定制

：可缩短设计周期（主要是版图设计周期），降低设计成本（50％～60％）。芯片面积较大（为1.3~1.4倍）。

单元是事先设计的，比较通用，针对性稍差。对宏单元，存在单元内的资源利于率问题。标准单元ASIC的制造过程与全定制IC完全相同，所有的掩膜都需要定制。Acell-basedASIC（CBIC）具有1个标准单元区和4个定制的固定功能块3.Gate-Array-BasedASICs门阵列又称掩模门阵列（maskedgatearray）是应用最早、最为广泛的一种半定制ASIC。目前，用门阵列做的ASIC约占整个ASIC的50％以上。门阵列设计法又称“母片法”。

母片是可以向集成电路厂家预定的一种半成品芯片。母片上预先制作了一些规则排列的基本单元，但是单元之间没有相互连接；母片可以有多种不同的规格；母片不具备任何电路功能。门阵列母片结构Channellessgatearrays(Sea-of-gatesarray)Channeledgatearrays集成度高、可保证100%的布通率、布线难度大。

门阵列单元门阵列上通常所有单元相同；一个单元通常包含两对或三对晶体管。CMOS门阵列的共栅四管单元门阵列设计与加工母片设计、加工阶段（由IC厂商完成）ASIC设计阶段（用户完成）

门阵列版图设计主要是完成单元之间的连线设计。ASIC加工阶段（由IC厂商完成）

完成单元之间的金属连线，一般需2∽3个掩模。定制时间：2天∽2周。

门阵列设计法优缺点设计周期短，设计成本低；制造周期亦低于全定制法。芯片利用率不高（一般低于80％）。设计灵活性较差。（单元电路中，晶体管的尺寸是固定的，布线通道也是固定的。）嵌入式门阵列可将某些定制模块嵌入到门阵列芯片中。如存储器、微处理器等，使得这些模块的实现更为有效，性能更优。EmbeddedGateArrayStructureGateArrayAembeddedgatearraydie嵌入式门阵列可以看作是CBIC与MGA的结合。4.ProgrammableASICs80年代中后期出现的，包括可编程逻辑器件（PLD）和现场可编程门阵列（FPGA）；可编程ASIC中，包含大量的可编程开关，器件的功能由用户现场编程指定。

可编程ASIC是一种非定制ASIC。（没有掩膜需要定制）

与定制ASIC相比，可编程ASIC具有如下特点：

在电子系统设计中引入了一些全新的概念。“软硬件”、“多功能硬件”、“可重构硬件”、“智能硬件”。1.缩短研制周期；2.降低成本；3.增加了硬件的灵活性。可编程ASIC结构(PLD)Anprogrammablelogic

devicedie包含一个与-或阵列和一个触发器可编程ASIC结构(FPGA)Anfiled-programmablegatearraydieASIC的设计可粗略地分为两个阶段：逻辑设计

主要完成系统功能的逻辑描述，得到一个门级网表。物理设计

将门级网表转化为ASIC版图。2.2.2一般ASIC设计的流程

KX康芯科技2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

2.2.2一般ASIC设计的流程

图2-4ASIC设计流程

2.2.2一般ASIC设计的流程

（1）系统规格说明。分析并确定整个系统的功能、要求达到的性能、物理尺寸，确定采用何种制造工艺、设计周期和设计费用。建立系统的行为模型，进行可行性验证。（2）系统划分。将系统分割成各个功能子模块，给出子模块之间信号连接关系，验证各个功能块的行为模型，确定系统的关键时序。2.2.2一般ASIC设计的流程

（3）逻辑设计与综合。将划分的各个子模块用文本、原理图等形式进行逻辑描述，然后用综合器进行综合获得具体的电路网表文件。（4）综合后仿真。将上一步得到的网表文件进行仿真验证。2.2.2一般ASIC设计的流程

（5）版图设计。将逻辑设计中每一个逻辑元件、电阻、电容等以及它们之间的连线转换成集成电路制造所需要的版图信息。可手工或自动进行版图规划、布局、布线。（4）版图验证。版图设计完成后要进行版图验证，主要包括：版图原理图对比、设计规则检查、电气规则检查等。2.2.2一般ASIC设计的流程

（7）参数提取与后仿真。版图验证完毕，进行版图的电路网表提取、参数提取、把提取出的参数反注至网表文件，进行最后一步的仿真验证工作。（8）制版、流片。验证完毕，就可以送到IC生产线进行制版、光罩和流片，进行试验性生产。（9）芯片测试。测试芯片是否符合设计要求，并评估成品率。ASIC设计与通用IC设计的区别：

它不追求版图上最大集成度和最佳集成性能，而追求产品抢占市场的快速性和灵活性。ASIC基本特点是：功能强、品种多、批量小、使用寿命与整机的寿命的有关。2.3常用EDA工具

KX康芯科技2.3.1设计输入编辑器

2.3.2HDL综合器

FPGACompilerII、DC-FPGA综合器、SynplifyPro综合器、LeonardoSpectrum综合器和PrecisionRTLSynthesis综合器

2.3.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其他HDL仿真器

2.3.4适配器

2.3.5下载器2.4QuartusII

简介

KX康芯科技图1-9QuartusII设计流程

2.5IP核简介

KX康芯科技IP(IntellectualProperty)软IP固IP硬IP

从提交形式上看,IP核一般分为三种，即软核(SoftCores)、硬核(HardCores)和固核(FirmCores)。2.5IP核简介

KX康芯科技（1）软核一般是指以可综合的RTL级描述提交的核。由于软核不依赖于最终的实现工艺，因此具有很大的灵活性。使用者可以非常方便地将其映射到自己所使用的工艺上，可复用性最高。此外，软核的使用者完全拥有源代码，使用者可以通过修改源代码，并对源代码进行优化生成自己的软核。但软核也有其不足之处。软核所提供的是RTL级描述，而用户要将它嵌入到自己的设计中就必须自己对从RTL到版图(Layout)的转换全过程负责，这样设计的复杂性将大大增大。同时核的性能在这种转换过程中也难以得到保证。2.5IP核简介

KX康芯科技（2）硬核一般是指以电路版图形式提交的核。很显然，硬核总是与特定的实现工艺相关，而且核的形状、大小以及核的端口的位置都是固定的。因此它的灵活性最小，可复用性最低；但正是硬核具有不可更改性，因此它的性能最稳定，可靠性最高。2.5IP核简介

KX康芯科技（3）固核介于软核和硬核之间，它一般是以门级网表的形式提交。固核通常对应于某一特定的实现工艺，因此与软核相比，它的性能更加可靠。固核一般由使用者来完成布局布线，因此核的形状、大小以及核的端口的位置都是不固定的，故与硬核相比它有更大的灵活性。但是固核也有其自身的弱点，即它与实现工艺的相关性以及网表的难读性。与实现工艺的相关性限制了固核的使用范围；而网表的难读性使得一旦用户在布局布线过程中出现时序违反时，如何排除它就显得非常困难。2.6数字系统的设计准则

进行数字系统设计时，通常需要考虑多方面的条件和要求，如设计的功能和性能要求，元器件的资源分配和设计工具的可实现性，系统的开发费用和成本等。虽然具体设计的条件和要求千差万别，实现的方法也各不相同，但数字系统设计还是具备一些共同的方法和准则的。2.6.1分割准则自顶向下的设计方法或其他层次化的设计方法，需要对系统功能进行分割，然后用逻辑语言进行描述。分割过程中，若分割过粗，则不易用逻辑语言表达；分割过细，则带来不必要的重复和繁琐。因此，分割的粗细需要根据具体的设计和设计工具情况而定。掌握分割程度，可以遵循以下的原则：分割后最底层的逻辑块应适合用逻辑语言进行表达；相似的功能应该设计成共享的基本模块；接口信号尽可能少；同层次的模块之间，在资源和I/O分配上，尽可能平衡，以使结构匀称；模块的划分和设计，尽可能做到通用性好，易于移植。2.6.2系统的可观测