以太网MAC与PHY常见接口

以太网MAC与PHY常见接口介绍数据小组培训系列传输系统部段呈昕0748292009-05-15目录10M/100M以太网MAC与PHY常见接口千兆以太网MAC与PHY常见接口万兆以太网MAC与PHY常见接口MII接口：MediaIndependentInterface（介质无关接口）IEEE802.3标准定义的以太网内部可选接口标准之一10Mb/s和100Mb/s速率以太网MAC子层与PHY子层之间最常见的一种可选接口芯片级，板极以及物理设备之间的互连接口支持全双工工作模式。RMII接口（ReducedMII）/SMII接口（SerialMII）MII接口基础上的衍生接口类型在OSI模型中所处的位置与MII接口类似10M/100M以太网MAC与PHY器件之间的常用接口MII接口在OSI模型中的位置MII接口信号定义MII接口信号RMII接口信号SMII接口信号MII接口信号定义管脚名称电平类型IO方向管脚说明TX_CLKTTL，兼容5V，3.3V电平

O发送时钟，是由协调子层（ReconciliationSublayer）提供给MAC子层的一个连续时钟信号，用作TXD[3..0]，TX_EN，TX_ER信号的时钟参考，该时钟信号源于PHY器件。对于10Mb/s网络，TX_CLK=2.5MHz±25ppm；对于100Mb/s网络，TX_CLK=25MHz±25ppm；占空比：35%~65%TXD[3..0]O发送数据，用于MAC发送数据的半位元组给PHYTX_ENO发送使能，该位有效时用于表示当前发送数据有效，对以太网报文定界TX_ERO发送编码错误，该位在TX_EN有效时使能表示PHY收到的数据流中有编码错误RX_CLKI接收时钟，是由PHY提供给协调子层（ReconciliationSublayer）的一个连续时钟信号，用作RXD[3..0]，RX_DV，RX_ER信号的时钟参考。PHY器件可以从接收的数据中恢复RX_CLK时钟，或从其他时钟得到。对于10Mb/s网络，RX_CLK=2.5MHz；对于100Mb/s网络，RX_CLK=25MHz；占空比：35%~65%RXD[3..0]I接收数据，用于MAC接收PHY发来的数据半位元组RX_DVI接收数据有效，该位有效时表示当前MAC接收的数据有效RX_ERI接收错误，该位有效时表示MAC从PHY接收到的数据流中检测到一个错误管理接口数据OMDIO管理接口时钟，管理接口主要用于MAC对PHY器件的管理及对PHY器件内部寄存器的访问，该接口为时钟和数据的两线接口，收发时序类似IIC总线时序I/OMDC冲突检测，由PHY给出，表明在介质上检测到冲突，冲突期间该信号持续有效ICOL载波侦听，在发送或接收介质处于非空闲状态时由PHY使能；在发送或接收介质均处于空闲状态时由PHY取消ICRS管脚说明IO方向电平类型管脚名称MII接口信号定义MII接口时序说明MII接口的数据通道宽度：4bits数据的收发是以半位元组为单位：即一个字节的数据被拆分成两次发送，先发送低4位，再发送高4位。MII接口发送时序说明TX_EN与TX_ER编码定义没有冲突时的正常发送时序MII接口发送时序说明帧出错的发送时序MII接口发送时序说明MII接口接收时序说明RX_DV与RX_ER编码定义MII接口接收时序说明正常接收时序MII接口接收时序说明有接收错误的接收时序FalseCarrierMII接口接收时序说明RMII接口信号定义管理接口数据OMDIO管理接口时钟，管理接口主要用于MAC对PHY器件的管理及对PHY器件内部寄存器的访问，该接口为时钟和数据的两线接口，收发时序类似IIC总线时序I/OMDC接收错误，该位有效时表示MAC从PHY接收到的数据流中检测到一个错误IRX_ER载波侦听/接收数据有效ICRS_DV接收数据，用于MAC接收PHY发来的数据IRX发送使能，该位有效时用于表示当前发送数据有效OTX_EN发送数据，用于MAC发送数据给PHYOTX[1..0]同步时钟，RMII接口的时钟是MAC或外部器件产生的所有的接收、发送和控制信号的参考时钟。REF_CLK=50MHz±50ppm；占空比：35%~65%I/OTTL，兼容5V，3.3V电平REF_CLK管脚说明IO方向电平类型管脚名称RMII接口时序说明RMII接口只支持芯片间互连数据通道宽度：2bit数据的收发是以2Bits为单位：一个字节的数据被拆分成4次发送，从低2位到高2位依次发送RMII接口发送数据与MII接口类似，TX_EN信号有效标示当前发送数据有效，MAC会在发送有效数据第一个半位元的低2位同时有效TX_EN信号并保持该信号有效状态直到发送结束。RMII接口发送时序说明RMII接口接收数据正常时序RMII接口接收数据时，CRS_DV信号有效后，RX[1..0]在正常发送数据前，会一直保持“00”状态。RMII接口接收时序说明RMII接口接收数据检测到载波错误的时序如果检测到载波错误，RX[1..0]会一直发送“10”直到本次接收结束。RMII接口接收时序说明REF_CLK参见SMII电气指标I/O同步参考时钟，SMII接口的时钟是MAC或外部器件提供所有的接收、发送和控制信号的参考时钟。该时钟信号由外部时钟产生。REF_CLK=125MHzTXO发送数据/控制RXI接收数据/控制SYNCO同步信号MDCI/O管理接口时钟，管理接口主要用于MAC对PHY器件的管理及对PHY器件内部寄存器的访问，该接口为时钟和数据的两线接口，收发时序类似IIC总线时序MDIOO管理接口数据SMII接口信号定义SMII：SerialMediaIndependentInterface由Cisco提出的一种由MII接口简化而来的接口MII接口的收发数据和控制信号简化为串行信号参考时钟频率提高到125MHz支持半双工和全双工模式允许MAC与MAC之间直接互连可选择支持源同步总线模式，但是仅支持芯片间互连。10M速率以太网SMII接口时钟频率不变，只是数据采样的频率降为时钟频率的1/10SMII接口时序说明数据收发由SYNC信号有效指示，前两位为控制信号，之后才是由低到高顺序发送的八位数据字SMII接口时序说明MII/RMII/SMII接口电气特性MII接口MII接口的电气特性支持TTL电平，兼容5.0V和3.3V电平RMII接口：RMII接口的电气特性与MII接口兼容，支持TTL电平兼容5.0V和3.3VRMII接口规范要求输出可以驱动的最大负载电容为25pF或更高，至少保证PCB走线长度最多可以到12英寸左右

SMII接口：SMII接口兼容5.0V和3.3VTTL电平

目录10M/100M以太网MAC与PHY常见接口千兆以太网MAC与PHY常见接口万兆以太网MAC与PHY常见接口GMII接口：GigabitMediaIndependentInterface由IEEE802.3定义的以太网接口标准之一GMII接口是1000Mb/s速率的以太网器件中MAC和PHY器件最常见的一种可选接口由MII接口发展而来，其大部分信号和管理接口功能与MII接口类似RGMII(ReducedGMII)/SGMII(SerialGMII)接口在GMII接口上衍生出来的MAC与PHY之间的互连接口，在OSI模型中的位置与GMII接口相似TBI接口：1000BASE-X定义的PCS子层与PMA子层互连的一种内部接口一般仅用于芯片间互连，发送的数据宽度为10bits通常用于收发8B/10B编码后的10B码群器件中通常将GMII接口与TBI接口复用RTBI接口在TBI接口上衍生出来的互连接口千兆以太网MAC与PHY器件之间的常用接口GMII接口在OSI模型中的位置GMII/TBI接口信号定义GMII接口信号TBI接口信号GMII接口：接收错误，该位有效时表示MAC从PHY接收到的数据流中检测到一个错误TBI接口：发送数据的高位，用于MAC发送数据给PHYIRX_ER/RXD[9]GMII接口：接收数据有效，该位有效时表示当前MAC接收的数据有效TBI接口：发送数据的高位，用于MAC发送数据给PHYIRX_DV/RXD[8]接收数据，用于MAC接收PHY发来的数据IRXD[7..0]接收时钟，是由PHY提供给协调子层（ReconciliationSublayer）的一个连续时钟信号，用作RXD[3..0]，RX_DV，RX_ER信号的时钟参考。PHY器件可以从接收的数据中恢复RX_CLK时钟，或从其他时钟得到。RX_CLK=125MHz±100ppm；IRX_CLKGMII接口：发送编码错误，该位在TX_EN有效时使能表示PHY收到的数据流中有编码错误TBI接口：发送数据的高位，用于MAC发送数据给PHYOTX_ER/TXD[9]GMII接口：发送使能，该位有效时用于表示当前发送数据有效TBI接口：发送数据的高位，用于MAC发送数据给PHYOTX_EN/TXD[8]发送数据，用于MAC发送数据给PHYOTXD[7..0]发送时钟，是由协调子层（ReconciliationSublayer）提供给PHY的一个连续时钟信号，用作TXD[3..0]，TX_EN，TX_ER信号的时钟参考，该时钟信号源于协调子层。GTX_CLK=125MHz±100ppm；OGTX_CLK管脚说明IO方向电平类型管脚名称GMII/TBI接口信号定义CRSI载波侦听，在发送或接收介质处于非空闲状态时由PHY使能；在发送或接收介质均处于空闲状态时由PHY取消COLI冲突检测，由PHY给出，表明在介质上检测到冲突，冲突期间该信号持续有效MDCI/O管理接口时钟，与MII的管理接口相同MDIOO管理接口数据，与MII的管理接口相同管脚说明IO方向电平类型管脚名称GMII/TBI接口信号定义GMII接口正常发送数据时序TX_EN信号有效标示当前发送数据有效：协调子层（ReconciliationSublayer）会在发送数据的第一个字节的同时有效TX_EN信号并保持该信号有效状态直到最后一个字节发送结束GMII接口时序说明GMII接口上发送的数据的具体类型：由TX_EN与TX_ER信号不同组合表示只有在TX_EN有效且TX_ER没有置位的情况下，数据正常GMII接口时序说明GMII接口接收数据时图：RX_DV信号有效标示当前发送数据有效PHY会在帧起始位之前有效RX_DV信号并保持该信号有效状态直到最后一个字节发送结束GMII接口时序说明GMII接口上接收数据的具体类型：RX_DV与RX_ER信号不同组合表示GMII接口时序说明RGMII/RTBI接口简化了GMII接口的收发数据宽度和控制信号参考时钟的上升沿和下降沿均进行数据的采样RGMII/RTBI接口只支持芯片间互连事实上的标准应用通过芯片上特定的配置管脚的状态来选择接口模式RGMII/RTBI接口信号定义RTBI接口信号RGMII接口信号RGMII/RTBI接口信号定义管理接口数据，与MII的管理接口相同O1.5VHSTLMDIO管理接口时钟，与MII的管理接口相同I/O1.5VHSTLMDCRGMII接口：接收控制RTBI接口：接收数据的高位，在RXD上升沿接收数据bits[4]，在RXD下降沿接收数据位bits[9]I1.5VHSTLRX_CTL/RXD[4]RGMII接口：接收数据，在RXC上升沿接收数据低四位bits[3：0]，在RXC下降沿接收数据高四位bits[7：4]RTBI接口：接收数据，在RXD上升沿接收数据低四位bits[3：0]，在RXD下降沿接收数据高四位bits[8：5]I1.5VHSTLRXD[3..0]接收参考时钟，可以从接收的数据中恢复。时钟速率参考TXC说明。I1.5VHSTLRXCRGMII接口：发送控制RTBI接口：发送数据的高位，在TXC上升沿发送数据bits[4]，在TXC下降沿发送数据位bits[9]O1.5VHSTLTX_CTL/TXD[4]RGMII接口：发送数据，在TXC上升沿发送数据低四位bits[3：0]，在TXC下降沿发送数据高四位bits[7：4]RTBI接口：发送数据，在TXC上升沿发送数据低四位bits[3：0]，在TXC下降沿发送数据高四位bits[8：5]O1.5VHSTLTXD[3..0]发送参考时钟。对于1000Mb/s网络，TXC=125MHz±50ppm；对于100Mb/s网络，TXC=25MHz±50ppm；对于10Mb/s网络，TXC=2.5MHz±50ppm；I/O1.5VHSTLTXC管脚说明IO方向电平类型管脚名称RGMII接口收发数据时序示意RGMII/RTBI接口时序控制线TX_CTL/RX_CTL表示TX_EN和TX_ER(RX_DV和RX_ER)控制线上TXERR/RXERR编码与发送原则：TX_EN/RX_DV在时钟上升沿有效TXERR/RXERR在时钟下降沿有效TXERR/RXERR与TX_EN和TX_ER(RX_DV和RX_ER)关系如下：TXERR<=GMII_TX_ER(XOR)GMII_TX_ENRXERR<=GMII_RX_ER(XOR)GMII_RX_DVRGMII/RTBI接口时序RGMII接口TX_CTL编码表示的TXD[3..0]的数据类型RGMII接口RX_CTL编码表示的RXD[3..0]的数据类型RGMII/RTBI接口时序接收没有错误的有效帧:接收时钟上升沿控制信号为RXDV状态有效（逻辑1）接收时钟下降沿控制信号为RXERR状态无效（逻辑1）没有收到有效报文时，在接收时钟上升沿控制信号为RXDV状态无效（逻辑0）在接收时钟下降沿控制信号为RXERR状态无效（逻辑0）RGMII/RTBI接口时序RGMII/RTBI接口时序接收有错误的有效帧:接收时钟上升沿控制信号为RXDV状态有效（逻辑1）接收时钟下降沿控制信号为RXERR状态有效（逻辑0）RGMII接口处在空闲状态，PHY可以通过RXD[3:0]数据线向MAC传递一些带内信息带内状态信息主要是PHY当前的状态信息，如：链路的Up/Down，RXC时钟频率，链路的工作模式等。RGMII/RTBI接口时序SGMII接口说明SGMII接口：SerialGigabitMediaIndependentInterface由Cisco提出的一种衍化而来的串行GMII接口收发数据和控制信号简化为串行信号参考时钟频率提高到625MHz在时钟上升沿/下降沿均拍出数据单端信号转换为差分信号对SGMII接口仅支持芯片间互连SCLK+/-LVDSO发送时钟；时钟频率为625MHz，DDR模式

TX+/-LVDSO发送数据/控制RX+/-LVDSI接收数据/控制MDCI/O管理接口时钟，与MII的管理接口相同MDIOO管理接口数据，与MII的管理接口相同SGMII接口的MAC和PHY器件内部模块示意在MAC和PHY器件中嵌入了1000BASE-SXPCS子层支持10M/100M以太网速率，时钟频率不变每组数据字节持续发送100次或10次以适应以太网的实际速率芯片实际实现中通常有CDR模块可以直接从数据中恢复时钟，因此可以不通过专有的时钟信号单独传递收发时钟。SGMII接口说明GMII/RGMII/SGMII接口电气特性GMII/TBI接口：GMII接口电气特性参考802.3标准35.4节TBI接口电气特性参考802.3标准36.3.4节实际器件的实现中可能会略有差异RGMII/RTBI接口：相关规范要求接口可以遵循1.5VHSTLClass1的电平规范实际器件实现时，接口有时也支持2.5V相关电平类型具体设计参考所用器件的手册SGMII接口：支持LVDS电平类型和终端匹配为适应1.25Gb/s速率部分参数有所调整终端匹配：Rload=100ohm±1%

目录10M/100M以太网MAC与PHY常见接口千兆以太网MAC与PHY常见接口万兆以太网MAC与PHY常见接口XGMII接口：10GigabitMediaIndependentInterface万兆以太网MAC与PHY器件之间定义的标准互连接口源同步并行总线，收发数据位宽各32位随路时钟频率156.25MHz，时钟的上升沿/下降沿对数据采样支持10Gb/s数据收发速率只支持全双工模式MDIO管理接口功能在MII接口功能上有所增加变化XAUI接口：便于万兆以太网内部子层之间的互连减少XGMII接口的信号数量串行差分总线：收发各4对差分对数据收发采用8B/10B编码，时钟编码在差分数据中差分对的传输速率为3.125GBd±100ppm10Gb/s的总数据速率将XGMII接口在PCB上7cm的走线长度扩展到50cm10G以太网器件实现时常见的内部互连接口之一万兆以太网MAC与PHY器件之间的常用接口XGMII接口在OSI模型中的位置示意XGMII接口说明管脚名称电平类型IO方向管脚说明TX_CLK1.5VHSTLO发送时钟，是由协调子层提供给PHY的一个连续时钟信号，用作TXD[31..0]，TXC[3..0]信号的时钟参考，时钟上升沿/下降沿均采样数据。该时钟信号源于协调子层。GTX_CLK=156.25MHz±100ppm；TXD[31..0]1.5VHSTLO发送数据，用于MAC发送数据给PHY，32位数据可以分为4组（Lane），每组对应一字节的数据TXC[3..0]1.5VHSTLO发送控制，四位控制信号分别对应四组数据，对应关系如下：TXC[0]:TXD[7..0],Lane0;TXC[1]:TXD[15..8],Lane1;TXC[2]:TXD[23..16],Lane2;TXC[3]:TXD[31..24],Lane3RX_CLK1.5VHSTLI接收时钟，是由PHY提供给协调子层（ReconciliationSublayer）的一个连续时钟信号，用作RXD[31..0]，RXC[3..