《基于Vivado软件环境的全数字锁相环设计》15000字

页码基于Vivado软件环境的全数字锁相环设计目录TOC\o"1-2"\h\u12713基于Vivado软件环境的全数字锁相环设计 )一个NCO由两个基本模块组成,一个是数字“相位累加器”执行式(2.7)的计算，一个是“相位-幅度转换器”，来执行式子(2.6)中瞬时样本和输出值转换。NCO的结构图如下所示：图2-3NCO的结构图从根本上说，NCO的精度与相位累加寄存器的大小、查找表的大小以及系统时钟的准确性有关，而前两者又受到系统存储空间的限制，这里不再赘述。NCO的种类多样，需要注意的是必须要与相适配类型的环路滤波器结合使用。常见的类型有增减计数器式NCO、除N计数器式NCO和循环累加型NCO等等。 2.3PLL的重要概念与性能参数 为了方便锁相环工作状态的描述与性能的衡量，需要对几个有关锁相环的重要概念与性能参数进行介绍。 1、锁定状态。指的是锁相环参考信号与重构信号经负反馈环路调整后达到频率相同、相位差恒定不变、输出信号稳定的状态。 2、捕获过程。3全数字锁相环的设计3.1锁相环整体结构设计所设计的全数字锁相环主要包含三个模块，分别是基于状态机的时序鉴相器、数据缓存环路滤波器和变模计数器式数控振荡器，整个系统采用同步时序逻辑搭建，由50MHz系统时钟驱动。其整体结构如图3-1所示。图3-1ADPLL的整体结构图此锁相环包含输入信号clk,reference_signal,rst，分别代表了系统时钟频率、输入参考信号频率、复位信号；输出信号controlled_signal,count_cnt,分别代表了受控信号和数控振荡器的计数器上限值。其中controlled_signal又接回到数字鉴相器的输入端，与reference_signal进行比较，形成闭环负反馈。经反馈环路的不断调整，最终实现两信号的频率跟踪和相位锁定，此时计数器上限count_cnt也趋于稳定。3.2基于状态机的时序鉴相器设计传统异或门鉴相器采用了锁存器的结构。在输入信号有噪声或者器件内部存在串扰的情况下，这就十分容易产生毛刺且抗干扰能力很差。此外在FPGA模块中是没有锁存器的，通常需要使用逻辑门和触发器搭建来实现。考虑到后期的FPGA调试，这样设计就造成了对系统资源的浪费。而基于双触发器的鉴频鉴相器，虽然性能上优于异或门鉴相器，但是由于采用异步时序逻辑电路，对逻辑分析造成了困难。因此，本文使用了一种基于状态机的同步时序鉴相器。时序鉴相器的内部结构如图3-2所示。图3-2数字鉴相器的整体结构图除了时钟信号与复位信号外，数字鉴相器还会输入reference_signial和controlled_signal。经过鉴相器的比较之后输出提前信号lead_signal_wire和之后信号lag_signal_wire以及上升沿处处信号bothEdge。其中提前信号脉冲的时间代表着受控信号的上升沿提前于参考信号出现的时间，滞后信号脉冲时间代表受控信号上升沿晚于参考信号出现的时间。鉴相器的工作采用时序状态机的方式来实现，其中只有时钟信号上升沿和复位信号下降沿作为触发器的控制信号，这种实现方式是有利于时序分析的，同时也能最大限度地减小噪声对鉴相器输出结果的影响。由于状态机的输出仅与参考信号和受控信号的状态有关，因此为穆尔型状态机。时序鉴相器的输出结果为提前信号和滞后信号。将每种状态对应次态以及输出情况确定，即可得到状态机的时序逻辑并编写代码。如图3-3所示，当受控信号与参考信号周期均为1μs，且参考信号滞后受控信号300ns时，输出的lead_signal和lag_signal的波形图。其中lead_signal反应了受控信号提前参考信号的时间长度，lag_signal值则为零。图3-3数字鉴相器的波形演示3.3数据缓存环路滤波器设计本文采用了一种基于数据缓存模块的环路滤波器，其本质上的功能是输出一个对于数控振荡器的频率控制字。频率控制字可以对根据输入参考信号与受控信号频率之差对数控振荡器的计数器上限值进行更改调整，从而改变输出受控信号的频率。其结构如下图3-4所示：图3-4数字环路滤波器的整体结构图数字环路滤波器的输入信号为系统时钟clk、复位信号rst、以及代表超前信号的s_in_1和代表滞后信号的s_in_2,；输出信号为代表进位脉冲的s_out_1和代表借位脉冲的s_out_2。当受控信号频率大于参考信号，s_out_1有效，从而增加数控振荡器的输出频率；当受控信号频率小于参考信号，则s_out_2有效，数控振荡器输出频率则会相应降低。输出频率控制字是使用一个数据缓存器来实现的。由于数控振荡器只能对持续一个时钟周期的提前信号或者滞后信号进行计数器加一或减一的操作，因此当参考信号频率与计数器上限确定的输出频率相差很大时，就有可能出现锁相环调节时间过长的现象。为了解决这种情况，如果能够让原来持续一个周期的提前信号或滞后信号成倍数的增加，经数据缓存器变成持续n个周期的提前信号或者滞后信号，就能够使数字振荡器的计数器上限修改更快，从而更快的到达参考频率附近。虽然这种做法可以提高锁定的速度，但是相应地，受控信号的频率精度就会降低，也就是说以牺牲精度为代价而追求锁定速度。同时考虑另一种情况，即我们对锁相环的速度要求不高而对精度要求较高，或者信号传输过程存在串扰、噪声，导致导致接收到的提前信号或滞后信号不是完全真实的信号。这时我们可以减小超前信号或滞后信号增加的倍数，滤波器的溢出上限将会较慢的达到，收集更多的输入信号信息。达到滤波器溢出值后，数控振荡器才会加一或减一来调整频率。这样就能有效的提高精度，减少噪声干扰带来的影响。但这种做法会使得计数器较慢达到溢出上限，从而牺牲了数字锁相环的锁定时间。环路滤波器中的数据缓存器的缓存值有两个缓存值c和d，它们分别控制着进位信号与借位信号的脉冲长度。实现方法是通过一个计数器，当接收到一个提前或滞后信号时，计数器加c，当输出一个进位或借位信号时，计数器减d。因此在实际应用中，可以根据自己的需要调整环路滤波器中的数据缓存器的缓存值。在本文中，经过多次仿真实验，将c和d的值均定为15。在此数值下，环路滤波器的可以在锁定速度和同步误差下有一个较好的平衡。3.4变模计数器式数控振荡器设计本文中数控振荡器通过一个上限值可变的计数器来实现，其结构如图3-5所示。图3-5数控振荡器的整体结构图数控振荡器的输入信号为系统时钟clk、复位信号rst、借位信号carryPulse、进位信号subtractionPulse。其中.借位信号有效时在每个时钟周期都会使计数器上限值减一，从而缩短输出受控信号的时钟周期，使其频率增加；进位信号有效时在每个时钟周期都会使计数器上限值加一，从而延长输出受控信号的时钟周期，使其频率降低。数控振荡器的最小输出频率可以表示为 （3.1）其中N代表计数器的寄存器课存储的2bit数据长度，T代表系统时钟周期。数控振荡器的输出信号为受控信号controlled_signal和计数器上限值count_cnt。其中受控信号会接回到鉴相器输入端形成负反馈环路。受控信号的频率也由计数器上限值决定。在Verilog代码中使用count表示计数器的当前数值，当计数器值小于其上限值的二分之一时，受控信号输出高电平；当计数器值大于其上限值得二分之一时，受控信号输出低电平。起初计数器的上限值是用一个16位的寄存器储存的在实际仿真过程中，发现对低于1kHz频率的信号无法完成锁定。观察其波形发现，计数器已经达到上限值，因此无法继续降低频率。为了能跟踪频率为100Hz的参考信号，将计数器上限值带入数学公式进行计算。当寄存器存储长度为18位二进制数据时，最低可以产生190Hz频率的信号；当寄存器存储长度为19位二进制数据时，最低可以产生95Hz频率的信号。综合考虑对存储空间的节省以及输出稳定性，本文最终采用了能存储20位二进制数的寄存器作为计数器的存储空间，其理论上可以产生低至47Hz的脉冲信号。4锁相环性能分析与仿真本文使用了Vivado软件中的仿真功能对锁相环的性能进行了测试，软件仿真测试条件均为系统时钟频率为50MHz，精度为1ns。4.1频率跟踪范围测试对锁相环能够锁定的参考输入信号的频率范围进行了测试。首先将参考信号频率设为100kHz，锁相环的捕获过程如图4-1所示：图4-1100kHz下的捕获过程由图可知，锁相环在输入参考信号的14个时钟周期内完成了对参考信号的锁定。为了测试锁相环跟踪频率的上限范围，在控制面板中将输入参考信号的频率逐渐进行提高。经过不断的调试，得到该锁相环可以实现对频率为2MHz以下的参考信号进行频率跟踪，如图4-2所示：图4-22MHz频率下的捕获过程由图4-2可知，锁相环可以完成对2MHz参考信号的频率跟踪。在测试过程中发现，这个频率已经接近了其可以进行频率跟踪的上限值。且由于输入信号的频率很高，需要经过约20个输入时钟周期才能完成对参考信号的锁定。为了测试锁相环跟踪频率的下限值，在控制面板中将输入参考信号的频率逐渐进行降低。将锁相环可以频率调制1kHz，如图4-3、4-4所示：图4-31kHz频率下的捕获过程图4-41kHz频率下完成锁定的状态由上图可知，PLL可以完成对1kHz参考信号的频率捕获。不过PLL的锁定时间较慢，大约在15个输入参考信号周期后才完成了锁定捕获的过程。在控制面板中继续调低锁相环的输入参考信号频率，调整至100Hz。进行仿真，其结果如图4-5所示：图4-5100Hz频率下完成锁定的状态如上图所示，锁相环可以实现对100Hz频率信号的锁定。综上所述，该锁相环可以进行的频率范围大约在100Hz~2MHz之间，满足了项目要求的100Hz~300kHz。4.2频率突变时的锁定情况对锁相环输入参考频率发生突变时的情况进行了测试，观察受控信号的变化以及锁定时间。首先考虑频率变化较小时的情况，测试了频率由10kHz变化到20kHz锁相环的锁定状态，如下图4-5所示：图4-510kHz-20kHz频率突变下的跟踪状态由图可知，当频率变化较小的时候，锁相环在几个周期内即可完成频率的跟踪锁定。再考虑频率变化较大的情况，以频率由300kHz突变到100Hz为例，锁相环的捕获状态如图4-6所示。图4-6300kHz-100Hz频率突变下的跟踪状态由图可知，当频率由300kHz突变到100Hz时，锁相环可以在11个参考信号频率周期内完成对信号的锁定。如果考虑频率突变的极限情况，当频率由2MHz突变到100Hz时，测试结果如图4-7所示，锁相环仍然可以在12个参考信号频率周期内完成对信号的锁定。图4-72MHz-100Hz频率突变下的跟踪状态总的来说，当输入参考信号频率改变时，PLL可以快速调整数控振荡器的计数器极限值。对于非常高的频率信号，PLL的锁定时间可能会出现延长的情况。对于300kHz～100Hz的频率追踪范围内的任意信号，PLL基本上能够捕捉跟踪，并在14个参考输入信号周期内完成频率的锁定。4.3相位突变时的锁定情况对锁相环参考输入信号相位发生突变时锁定情况进行了测试。测试数据是在参考信号为100kHz的频率（周期为10μs）下完成的。首先将参考信号时间延后3μs，对应相位为108°，如图4-9所示。可以看到锁相环的捕获速度很快，并未受到明显的影响，在5个周期内便完成了对相位的跟踪锁定。图4-9100kHz下相位突变108°的跟踪状态如果将参考输入信号的相位差继续加大，测试锁相环的工作情况。参考信号的相位差突变为180°，对应地将参考信号时间延后10μs。如图4-10所示，可以看到锁相环仍然可以较快的捕获信号，并在8个参考信号周期完成了相位锁定。图4-10100kHz下相位突变180°的跟踪状态如果考虑极限情况，相位差突变为360°，对应地将参考信号时间延后10μs，如图4-11所示。可以看到锁相环的捕获速度虽然降低，但并未受到明显影响，仍然在11个周期内完成了相位锁定。图4-11100kHz下相位突变360°的跟踪状态4.4锁相环的稳态相差对锁相环锁定状态下受控信号与参考信号的相位差进行了测量。稳态相差体现了锁相环的锁相精度，反应了受控信号在稳定后与参考信号的相位之差。对于数字电路，由于系统信号全部以数字脉冲的方式实现，因此稳态相差可以表示为两信号脉冲的上升沿的时间差。将时间差值除以脉冲周期再换算成相位的形式，即可得到其代表的稳态相差。首先以较低的参考输入信号频率2kHz为例，如图4-9所示，经测量得出，受控信号与参考信号的上升沿时间差值为860ns，换算为相位差为0.619°图4-9100kHz频率下的稳态相差对于较大的参考输入信号，以100kHz为例，如图4-10所示，经测量得出，受控信号与参考信号的上升沿时间差值为52ns，换算为相位差为1.872°图4-10100kHz频率下的稳态相差继续增大参考输入信号的频率到锁相环的极限值2MHz，由图4-11所示，经测量得出，受控信号与参考信号的上升沿时间差值为40ns，换算为相位差为28.8°图4-112MHz频率下的稳态相差由此可见，对于频率较低的参考信号，锁相环可以实现很小误差的频率跟踪和相位锁定。随着频率的增大，锁相环的稳态相差也会逐渐增大。输入信号频率很大时，锁相环的受控信号与输入信号的上升沿时间差值虽然较小，但是稳态相差仍会很大。推测这种情况主要是与系统的时钟周期有关。本文中锁相环采用50MHz频率时钟，周期为20ns，对于受控信号与参考信号40ns的误差很难起到调控作用。为了验证这种猜想，以500kHz的参考输入信号频率作为参考进行了测量。当系统时钟周期为20ns（频率为50MHz）时，得到稳态相差为4.3°。而将系统时钟周期调制1ns，可以得到对500kHz频率信号相位差仅为0.288°的跟踪。4.5小结结合上文对于锁相环仿真的分析，我们可以归纳出如下结论：本锁相环可以完成对参考输入信号100Hz~2MHz的频率跟踪。当参考输入信号频率发生突变时，即使频率差较大，锁相环仍可以在14个输入信号周期内完成频率跟踪和相位锁定。当参考输入信号相位发生突变时，无论突变相位多大，锁相环都可以在8个输入信号周期内进行调整，完成对相位的锁定。关于锁相环的锁定精度，这里用稳态相差来衡量。对于频率较低的信号，锁相环可以达到比较高的锁定精度，稳态相差非常小。而对于频率接近兆赫兹的信号，受到系统时钟周期的限制，锁相精度会有较大的误差。因而在需要到较小的稳态相位误差时，锁相环工作在50MHz系统时钟工作的参考范围是100Hz~500kHz，稳态相差可以控制在4.3°以下。如果想继续降低高频的稳态相差，提高精度，可以考虑调小系统时钟周期来实现。5FPGA验证与实现5.1开发板介绍本文使用的FPGA开发板为Xilinx公司研制的KC705型号开发板，属于Kintex-7系列。Kinitex-7系列开发板是Xilinx公司开发的具有较高的性价比的FPGA。其所组成的收发器从600Mbps到最高的6.6Gbps，达到28.05Gbps[18]。此外，Kinitex-7还具有超高端连接带宽，逻辑容量和信号完整性等优点，提供低成本，小型尺寸和大容量的要求严格的高性能应用。此外，kinetex-7还具有超高端连接带宽、逻辑容量和信号完整性等优势，提供了低成本、小容量和大容量需求的强大应用。KC705板提供了许多嵌入式处理系统中的通用特性，包括DDR3SODIMM内存、8车道PCI快速接口、三模以太网PHY、通用I/O和UART接口。其他功能可以通过使用FPGA夹层卡(FMC)连接到电路板上提供的两个VITA-57FPGA夹层连接器中的任何一个来添加。5.2FPGA实现过程5.2.1约束过程在把代码写入FPGA实现之前，必须对其进行约束，即对硬件的实现过程制定规则和条件。FPGA的约束过程一般包括时序约束和物理约束[17]。物理约束物理约束包括引脚约束和电平约束。I/O管脚约束是FPGA上板验证的必须环节。管脚约束会很大程度上地影响FPGA内部的布局布线以及时序分析。电平约束即设置芯片引脚合适的电平值，使其能在额定范围内工作，防止因电平过低造成无法使用或者电平过高使电路板烧坏。在本设计中，需要进行约束的管脚有输入时钟信号clk_p、clk_n，参考输入信号ref_p、ref_n，复位信号rst以及受控信号controlled_signal。需要说明的是，由于FPGA的输入时钟是差分输入的方式。为此，在顶层文件中需要设置clk_p和clk_n分别对应两差分输入端。不过为了让信号走FPGA中的系统时钟通路，需要在最后通过BUGF_inst模块成为系统时钟信号。在此之前，还要通过Vivado内部自带的IBUFDS模块将其转换为单端输出。KC705板有一个2.5V的LVDS差动器和200MHz的振荡器，焊接在板子的背面，并连接到FPGAMRCC的时钟输入。这对200MHz的信号对被命名为SYSCLK_PheSYSCLK_N，它们分别连接到FPGAU1引脚AD12和AD11上。其引脚结构如图5-1所示：图5-1系统时钟所接引脚示意图因此可以对clk_p和clk_n进行引脚约束及电平约束如下：set_propertyIOSTANDARDLVDS[get_portsclk_p]set_propertyIOSTANDARDLVDS[get_portsclk_n]set_propertyPACKAGE_PINAD11[get_portsclk_p]set_propertyPACKAGE_PINAD12[get_portsclk_n]此外，由于FPGA的输入信号时钟同样采用差分输入，因此在顶层文件中需要设置ref_p和ref_n分别对应两差分输入端。通过IBUFDS模块转换为单端输出，再通过BUGF_inst模块成为输入参考时钟信号reference_signal。KC705通过板载50ΩSMA连接器J11(P)和J12(N)连接差分时钟信号，可以向FPGA组时钟信号提供外部高精度时钟信号差分时钟的信号名称USER_SMA_CLOCK_P和USER_SMA_CLOCK_N，它们分别连接到FPGAU1引脚L25和K25。J11(P)和J12(N)直接连接到上述的FPGA引脚（没有串联电容器和外部并联终端电阻器）。其引脚连接如图所示：图5-2参考输入信号所接引脚示意图因此可以对ref_p和ref_n进行引脚约束及电平约束如下：set_propertyIOSTANDARDLVCMOS15[get_portsref_p]set_propertyIOSTANDARDLVCMOS15[get_portsref_n]set_propertyPACKAGE_PINJ11[get_portsref_p]set_propertyPACKAGE_PINJ12[get_portsref_n] 如果参考输入信号使用单端输入，那么也可以仅对reference_signal进行引脚约束，而不需要考虑差分输入转换单端的过程。其引脚约束以及电平约束如下：set_propertyIOSTANDARDLVCMOS15[get_portsreference_signal]set_propertyPACKAGE_PINAG5[get_portsreference_signal]KC705提供了SW2~SW5五个复位按钮和用户开关，本设计中复位信号接在SW2按键上，对应引脚为AA12。其按键结构如图5-3所示：图5-3按键SW2结构示意图由图可知，SW2按钮为高电平复位，因此在模块例化过程中应注意此问题。对复位信号rst做引脚约束和电平约束如下：set_propertyIOSTANDARDLVCOMS15[get_portsrst]set_propertyPACKAGE_PINAA12[get_portsrst]KC705上的GPIOSMAConnectors可以作为全数字锁相环的输出接口，连接滤波器显示波形，与FPGA的J13、J14引脚相连接，可以实现单端输出。以J13为例，其引脚结构如图5-4所示：图5-4引脚J13结构示意图由于接口可以实现单端输出，在实际仿真测试中将controlled_signal与J13进行引脚约束，接口处接示波器即可显示受控信号controlled_signal的波形。其引脚约束和电平约束如下：set_propertyIOSTANDARDLVCMOS15[get_portscontrolled_signal]set_propertyPACKAGE_PINY23[get_portscontrolled_signal]时序约束 由于本设计中的锁相环全局只由一个系统时钟clk来驱动，因此时序约束也比较简单。如上文所提到的，将clk进行单端输入转差分输入的变换之后，clk_p与clk_n的关系是频率相同相位相反的。因此只需对clk_p进行时序约束即可。测试使用的是FPGA内部时钟，其频率为200MHz，占空比为百分之五十。所做时序约束代码如下：create_clock-period5.000-nameclk_p-waveform{0.0002.500}[get_portsclk_p]5.3FPGA仿真过程6总结与展望本设计中，在输入参考信号较小的频率改变下，锁相环在几个参考信号时钟周期内即可完成频率和相位的锁定；经不断调试，考虑500MHz~100Hz的频率突变极限情况，锁相环也均可以在14个周期内完成捕获过程。因此环路锁定时间达到了项目要求即，系统时钟为50MHz时,环路的锁定时间小于15个输入信号周期。对锁相环可以跟踪的频率范围进行了测试，结果表明，该锁相环对信号可以完成下至50Hz上至2MHz的频率跟踪。因此频率范围也达到了项目要求，即频率跟踪范围为100Hz~300KHz。6.1缩短环路锁定时间在实际应用中，我们希望锁相环能够尽快地完成对输入参考信号的锁定，因此我们希望环路锁定时间尽可能低一些。本设计中输出受控信号的频率与计数器的上限值有关，所以计数器上限值改变得越快，达到目标频率所需的时间越短。而计数器上限值的改变速度是与系统时钟有关的，实际工程中我们不能要求系统时钟做出改变，但我们却可以使计数器上限的初始值尽可能地靠近参考频率信号附近。因此我们还可以设计一个自适应模变电路模块，主要包括频率突变检测电路、频率测量电路和数据查找表电路。频率测量电路对输入信号的频率进行检测，并输出其频率数值。当输入参考信号的频率发生改变时，频率突变检测电路有效，将有效电平传递给数据查找表电路。数据查找表中存储了不同的频率范围区间所对应的计数器模值，受到有效电平后将对应频率的模值传递给数控振荡器，改变其计数器上限值。这种传输方式可以在输入参考信号频率发生较大改变时，将数控振荡器的计数器上限频率迅速固定在某一个范围内，从而缩短加减计数器所需要的时间，提高锁相环的锁定速度。6.2对参考信号的分频和倍频在一个集成系统中，晶振发生的频率一般是稳定且精确的，但是其频率固定，不适合所有集成在系统中的模块。那么当给定的精确的参考信号时，如果能对其频率进行分频，就可以得到基于此精确信号的任何频率的信号。因此，锁相环如果能直接实现输出信号对参考信号的分频或倍频，将会在实际应用中得到许多方便。限于时间原因，这一构想目前还没有完成。实现的思路是在把一个可以进行任意分频或倍频的电路模块加入到输出受控信号到DPD间的负反馈环路中。如果想实现输出信号对参考信号的N分频，即插入一个N倍频器，使得输出的N分频信号经过倍频后与参考信号频率相同；若想实现输出信号对参考信号的N倍频，即插入一个N分频器，使得输出的N倍频信号经过分频后与参考信号频率相同。6.3降低高频信号的稳态相差在信号频率升高时，虽然锁相环的信号同步误差不会有太明显的变化，时钟在60ns左右，但由于信号本身周期很小，不可避免地导致了稳态相位差的增大。在本设计中，决定锁相环输出信号精度的因素主要有两个，一个是系统时钟频率，另一个是数控振荡器的计数器精度。系统时钟频率越高、计数器的精度越高，得到的输出受控频率精度越高，稳态相位差也越小。因此，降低稳定状态输入信号与受控信号的相位之差的一种可行的方案，是把具有小数技术功能的计数器连组合在NCO中，以提高NCO的精度。总的来说，虽然达到了设计的预期目标，但是我深知本文中所设计的锁相环还有许多待改进之处。需要改良的方向，可能是上文分析的一些细节之处或是某些模块的添加，也可能需要进行整个锁相环结构的优化才能达到更高的标准。不过限于时间原因，这些改进的设想暂时还没有实现。在完成毕业设计答辩后，我会继续思考、查阅资料或是向老师和学长请教，对本锁相环的性能做进一步的优化。

参考文献[1]龚锦霞,解大,张延迟.三相数字锁相环的原理及性能[J].电工技术学报2009,24(10):94-99+121.[2]D.Bcllescizc.LaReceptionSynchrone[J].H.OndcElectrique.1932,225-240[3]RolandE.Best.Phase-LockedLoopsDesigns,SimulationandApplications[M].清华大学出版社，2003年.[4]谢程宏.全数字锁相环的设计[J].电子设计应用,2003,(4):1