编考 实验 题第四章习题答案

第四章组合逻辑电路PAGE16PAGE17数字电路与数字系统第四章习题：4-1组合逻辑电路有什么特点？4-2组合逻辑电路的输出逻辑量（函数）与输入逻辑量（自变量）的关系如何？4-3通常用哪几种方法来描述组合逻辑电路？4-4常用的集成组合逻辑电路部件都有哪些？4-5设计一个编码器，输入是表示1位十进制数的状态信号，输出为余3循环码，用“与非”门实现。真值表输入真值表输入输出（余3循环码）十进制数DCBA01234567890010011001110101010011001101111111101010编码器的真值表如右所示。由表可知：DCDCBA0123456789器的逻辑图如下：4-6试用8-3线优先级编码器74LS148组成32-5线优先编码器。解：用4片‘148，编号分别为0、1、2、3（MSB）。级联时CS、A2、A1、A0分别为四片‘148对应输出变量相与；A3为第1片和第3片的CS相与；A4为2片和第3片的CS相与；输入使能端为第3片的输入使能端；输出使能端为第0片的输出使能端。级联后的编码器应与单片‘148完全类似，只是输入、输出变量数不同。 书上的联法，为什么？4-7试用3-8线译码器74LS138组成一个1-8线数据分配器。7070123456138E3A2A1A0E2E1Y7Y6Y5Y4Y3Y2Y1Y0S2S1S0D+5V令：D为数据输入端；S2S1S0为数据选择控制输入端（S0为最低有效位）。逻辑图如右所示：如果将‘138画为数据分配器的形式（左入右出）则更好。4-8试用4个8421BCD/十进制译码器和一个2-4线译码器实现5-32线译码器（译码器输出为低电平有效）。解：8421BCD/十进制译码器的高位D端作为使能端，用2-4译码器的输出控制即可。4-9设计一个5-32线译码器，所用之集成电路模块只能是3-8线译码器。设这些3-8线译码器都具有一个低电平有效的使能输入端和一个高电平有效的使能输入端E2。解：用5只3-8译码器。其中一个用于选择哪一个译码器工作。4-10试将8-1MUX扩展成16-1MUX。解：使能端用作最高位选择输入端，两片数据输出相或作为16-1MUX输出。逻辑图如下所示(S3是选择控制端的最高有效位)：SS2S1S0S2S1S08-1MUX01234567YE（L）S3S2S1S08-1MUX01234567YE（H）F4-11试用4位比较器74LS85实现11位数码比较。解：级联无问题，只需标明输入输出变量即可。4-12试用2-4线译码器（输出低有效）和2输入“与非”门实现1位数码比较器。解：m0m0m1S0S12-4译码器Y2(A=B)Y1(A<B)Y3(A>B)“1BA，，。 根据题目要求，只能使用2入与非门。应恰当处理没被使用的输入端。4-13试用4位加法器74LS283和门电路构成8位二进制数的求补电路。解：8位二进制数的求补电路如下：““174LS283B3B2B1B0C3C2C1C074LS283B7B6B5B4C7C6C5C4 本答案对所有输入二进制数求补。 如果是符号数，如何进行求补？4-14用4位加法器74LS283实现下述电路：1．8421BCD码至余3BCD码的转换器；74LS283“74LS283“1”DCBA8421BCD码加上“0011”即成为余3BCD实现电路如右所示：2．余3BCD码至8421BCD码的转换器；3．4位全减器。4-15试分析图题4-15所示各电路的逻辑功能。列出真值表，写出函数表达式。图题图题4-15F1ABF2（b）F1F2ABCBCAAABBCC（c）ABF2F3（a）F1解：G1G1G2G3G4ABF2F3（a）F1∴⊙B；F1、F2和F3的真值表输入F1、F2和F3的真值表输入输出ABF1F2F300010010011010011010由F1、F2和F3的逻辑表达式知，这是一位比较器。G1G1G2G3F1ABF2（b）∴F1和F2的真值表输入F1和F2的真值表输入输出ABF2F10000010110011110由F1和F2的逻辑表达式知，这是一位半加器。F1是和，F2是进位。（c）：F1=AB+AC+BCF2=AF1+BF1+CF1+ABC=ABC+ABC+ABC+ABC图题4-16ABFS2S3S1S04-16图题4-16是一个多功能逻辑运算电路，图中S3、S2、S1、S0为控制输入端。试列表说明该电路在S3、S2、图题4-16ABFS2S3S1S0解：由图写出F关于变量S3、S2、S1、S0、A、B的函数表达式：逻辑函数F的真值表No.S3S2S1S0FNo.S3S逻辑函数F的真值表No.S3S2S1S0FNo.S3S2S1S0F0123456700000001001000110100010101100111AB+A+A1ABB+AB+B89101112131415100010011010101111001101111011110可以看出，以7与8号之间为分界线，上、下位置对称的函数F互为补函数。该电路由S控制可实现两变量的所有逻辑函数。4-17图题4-17是两个报警电路，图（a）输出高电平表示有警情，图（b）输出低电平表示有警情。试分别求出两电路的报警条件。列出真值表，写出函数表达式。图题图题4-17（a）（b）ABCFaFbABC解：Fa=ABCAABCBABCC=ABCA+ABCB+ABCC =AB+AC+AB+BC+AC+BC =∑(1,2,3,4,5,6)=∏(0,7) 高电平报警：不全为0或不全为1时报警； Fb=AB+C(A⊕B)=AB+ABC+ABC=∑(3,5,6,7)=∏(0,1,2,4) 低电平报警：无1或一个1时报警。4-18图题4-18是由多输出函数F1、F2、F3经整体化简后所得之逻辑图。它共有10个门，32个输入端。试1．按图写出F1、F2、F3之“与或”表达式；2．用K图化简法分别求出F1、F2、F3之最简“与或”式及画出相应的逻辑图；3．比较分别化简和整体化简两种结果，说明多输出函数的化简原则。图题图题4-18BF1F3F2ADBBDCDCBCBACDADACBAA解：此为多输出函数问题。图题4-190图题4-1901A2B3C4D56G17G2894-10译码器0A2A1A0F1F2（a）D0D1D2D3YES1S04-1MUX0DDCFBA（b）F1F1和F2的真值表输入输出A2A1A0F2F10000000110010100110110010101011100111110由图（a）知：F1和F2的真值表如右所示：功能：判偶逻辑。 “1”的个数为奇时，F2 “1”的个数为偶时，F1逻辑函数F逻辑函数F的真值表No.ABCDFNo.ABCDF012345670000000100100011010001010110011100110110891011121314151000100110101011110011011110111100001010F的真值表如右所示：功能：实现逻辑函数F。图题4-20D图题4-20D04-1D1MUXD2YD3S1S0D04-1D1MUXD2YD3S1S0D02-1MUXD1YSBCBCDF（A,B,C,D）AA1AAAAA1001解：F(A,B,C,D)=DBCA+… 调整变量顺序，答案：F(A,B,C,D)=∑(0,1,2,3,6,9,11,12,15)4-21写出图题4-21所示逻辑电路输出函数的最小项之和式与最大项之积式。图中图题图题4-21F（A,B,C）D0D1D2D3D4D5YD6D7MSBCBA8-1MUXm0m1S0S12-4译码器m0m1S0S12-4译码器BABCBAC解：F1和F2F1和F2的真值表输入输出ABCF00010010010001101001101011001111由真值表写出F的最小项之和与最大项之积式为：此题也可先“硬”写出F的表达式：F=ABCAB+…4-22只用1个4-16线译码器74LS154集成电路模块和若干输出门电路分别实现下列两组逻辑函数（“与非”或者“与”门电路的选择以输入端数最少为原则）。（a）解：0101A2B3C4D56789101112G113G214154-16译码器DF1F2F3ABC（b）（c）将3个函数变为它们的补函数，重做（a）部分。（d）将3个函数变为它们的补函数，重做（b）部分。4-23重做例题【例4.4.3】。要求：1.选择B、C输入端作为变量X和Y的输入，画出连线图；2.选择A、C输入端作为变量X和Y的输入，画出连线图。4-24用MUX和若干门电路（如果需要的话）实现下列各逻辑函数。1.2.3.4.5.6.要求：（a）用16-1线数据选择器74150实现；（b）用8-1线数据选择器74LS151实现；（c）用4-1线数据选择器74LS153实现。解：1.(a)用16-1线数据选择器74150实现：D0D0D1D2D3D4D5D6D7D8D9YD10D11D12D13D14D15ES3S2S1S016-1MUX74LS150“1“0ABCF“0(b)用8-1线数据选择器74151实现：电路实现如下所示。DD0D1D2D3D4D5YD6D7ES2S1S08-1MUX74LS151ABC“0“1FD0D0D1D2YD3ES1S04-1MUX74LS153AC“1“0BBF“0电路实现如右所示。2. D0D0D1D2YD3ES1S04-1MUX74LS153BC“1“0DF“0A电路实现如右所示。D0D1D0D1D2D3D4D5D6D7D8D9YD10D11D12D13D14D15ES3S2S1S016-1MUX74LS150“1ABCF“0D电路实现如右所示。(b)用8-1线数据选择器74151实现：DDDD0D1D2D3D4D5YD6D7ES2S1S08-1MUX74LS151ABC“0“1F4-25试求图题4-25所示电路中灯L与开关A、B、C、D、E间的逻辑关系表达式。图题图题4-25BLACDE解：L=A(B+DE)+C(D+BE)4-26试设计一个组合电路。输入为4位二进制码DCBA，当DCBA所对应的十进制数为0或2的整次幂时，电路输出F=1，其余情况下F=0。用两级“与非”门实现。解：F(D,C,B,A)=∑(0,2,4,8)4-27设计一个3人表决电路，以简单多数的原则来确定决议是否通过。解：F(A,B,C)=∑(3,5,6,7)4-28试设计一个组合电路。该电路接收两个3位二进制数A=A2A1A0，B=B2B1B0，只有当A>B解：无要求，用‘85即可。4-29设计一个8位二进制码的奇偶校验电路。当8位二进制码中包含偶数个“1”时，输出为“1”，否则输出为“0”。用“4-30某组合电路有3个输入端A、B、C和一个输出端F。当3个输入端中只有一个输入为“1”时，输出F=1，否则输出F=0。用“与非”4-31我们希望设计一个组合逻辑电路，它有4个输入端A、B、C和D与1个输出端F。当电路输入端中的多数为高电平时，电路的输出端才为高电平，否则输出为低电平。用“或非”门实现此逻辑电路。4-32一个逻辑电路有4个输入端A、B、C和D。它的输出端仅在有奇数个输入端为高电平时才为高电平。用8-1线数据选择器74LS151实现之（可适当配以一些门电路）。4-33某电路有4个输入端A、B、C和D，它们表示一个4-比特二进制数，其中：A为最高有效位，D为最低有效位。只有在二进制输入小于（0111）2=（7）10时，电路的输出才为高电平。用4-1线数据选择器74LS153实现之（可适当配以一些门电路）。4-34设计一个组合电路。此电路的输入是8421BCD码DCBA，当DCBA的等效十进制数能被3整除时，该电路的输出F=1，否则F=0。用“与或非”门实现之。4-35某组合逻辑电路输入端接受的是两种1位BCD码信号。这两种BCD码信号分别是5421BCD码和余3循环BCD码。该电路的输出只有在输入BCD码信号所代表的十进制数是奇数时才是高电平。用一片双4-1线数据选择器74LS153实现之（可适当配以一些门电路）。4-36用双2-4线译码器74LS139和若干“与非”门或者“或”门实现1位全加器。X1X0-)Y1Y0B1D1D04-37设计一个减法器，它可以完成两个2-比特二进制数的减法运算。设：被减数为X1X0X1X0-)Y1Y0B1D1D0用3-8线译码器74LS138实现之（可适当配以一些门电路）。解：(1)确定X1、X0、Y1、Y0为输入变量，D1、D0、B1为输出函数。(2)根据二进制数的减法规则，列出反映输入、输出变量关系的真值表如下所示：减法器减法器输出逻辑函数D1、D0、B1的真值表No.X1X0Y1Y0D1D0B1No.X1X0Y1Y0D1D0B101234567000000010010001101000101011001110001111101010010001111108910111213141510001001101010111100110111101111010001000111011010001000(3)由真值表写出各输出函数的最小项之和式如下：(4)根据最小项之和式画出用3-8线译码器74LS138实现之电路图如下所示：XX0D1X1Y10A1B2C34E15E2A6E2B73-8译码器8A9B10C1112E113E2A14E2B153-8译码器“1Y0D0B04-38仿照题4-37，设计一个乘法器。它可实现两个2-比特二进制数的乘法运算。要求：1.用全加器和“与”门实现；2.用“与非”门实现；3.用译码器集成电路74LS154和若干门电路实现；4.用MUX集成电路74LS139和若干门电路实现。解：两位乘以两位，结果为四位。设输入为X1、X0，Y1、Y0，输出为F3、F2、F1、F0。 X1 X0X Y1 Y0 X1Y0 X0Y0X1Y1X0Y1F3 F2 F1 F0F0=X0Y0F1=X1Y0+X0Y1 此处“+”为算术加F2=X1Y1+F1的进位F3=F2的进位列真值表并化简由真值表得标准表达式‘139改为‘153，4-1MUX。求余函数。4-39设计一个指示灯控制电路，用来指示三台设备的工作情况：三台设备都正常工作时绿灯亮；其中一台有故障时黄灯亮