《DSP器件及应用》课件第6章

第6章DSP应用系统硬件设计

6.1TMS320LF2407A最小应用系统设计举例6.2F206EVM实验系统板设计举例6.3基于TMS320LF2407的雷达天线控制系统设计举例6.4一般DSP应用系统硬件设计考虑6.5小结

6.1TMS320LF2407A最小应用系统设计举例

TMS320LF2407A的最小应用系统就是典型的单片系统。和常规单片机不同，即使DSP器件单片使用，其外围电路也相对比较复杂。其高速、低压、低功耗的特性要求复位、时钟 PLL 的环路滤波、供电电源等外围电路具有较高的质量。为了克服Flash烧写次数有限的问题，还要考虑程序的加载方式，以及由此带来的电路结构改变问题。6.1.1TMS320LF2407A的特点及片内资源

前面的章节已经介绍了DSP控制器的基本结构，这里就TMS320LF2407A的一些特点做一点补充或重复。TMS320LF2407A的常用资源见表6.1，其接口的引脚功能分布见图6.1。脉冲调宽模块能够实现三相高低端正反相输出，PWM波形可设为对称或非对称。为保护电机驱动电路，可通过设置引脚PDPINTx为低电平来快速关断PWM通道。编程PWM死区控制可以防止上下桥臂同时导通。因此，脉冲调宽模块适用于控制交流感应电机、无刷直流电机、开关磁阻电机、步进电机、多极电机和电源逆变器等。

A/D转换器使用灵活，可选择由两个事件管理器来触发两个8通道输入A/D转换器或一个16通道输入A/D转换器。图6.1TMS320LF2407A的接口特性6.1.2电源和复位电路设计

任何有源系统，必须配备电源才能工作。对于一个拥有CPU或状态机的系统，必须具有复位电路。

1．电源电路设计

低纹波、高稳定的电源电压，对DSP系统的高性能运行有重要意义。由于最小系统的耗电不高，因此可以设计一个如图6.2所示的简单稳压电路。稳压IC采用低压差线性稳压器(LDO)，以减少其自身功耗，ME62R332P可胜任此工作。

ME62R332P输出3.3V电压，具有低功耗(静态3.3μA)、高精度(±2%)、低压差(0.12V@100 mA)、高电源抑制比(0.2%/V)的特点。使用SOT-89封装时，1脚为接地(Vss)，2脚为输入(Vin)，3脚为输出(Vout)。

图6.2(a)为稳压电路。其中，串接的二极管有两个作用：一是极性保护，避免电源接反带来的损坏；二是降压作用，二极管的0.7V压降减少了稳压IC的压差，降低其功耗，避免过热。

2．电源滤波和接地问题

图6.2(b)为电源滤波电容，这些滤波电容要分布在DSP的各个(或各组)电源输入脚上，作为滤波、旁路和退耦。DSP电源引脚相对集中时可作为一组处理，但其模拟电源端(VCCA)必须就近单独并上一个以上的高性能电容到模拟地端(VSSA)。由于TMS320LF2407A具有片内ADC部件，因此它已不能看做一般的纯数字DSP器件，而是一个混合电路芯片。在混合电路芯片中，为了保证模拟电路的性能，整个芯片的接地应全部汇到模拟地处，和其它模拟电路形成模拟地，然后再通过一点接地法和数字地接到一起，这样才能尽可能地降低数字电路开关噪声对模拟电路的影响。TMS320LF2407A的模拟地和数字地应以大面积的方式连接成一个“模拟地平面”，否则会降低ADC的性能。不用ADC时，无须这种考虑。高性能电容一般是指高频特性好(分布电感小)且内阻小的电容，如容量较大时选用钽电容，容量不大时选用陶瓷电容。有时用这两种电容并联来获得大容量、低内阻和好的高频特性。电容最好是贴片封装，以减少引脚分布电感。图6.2系统电源和复位电路

3．复位电路设计

复位是为了保证DSP器件处于一种已知的、对内部各部件和外部引脚安全的、利于进入运行模式的初始状态。复位信号由系统提供。复位撤销时，DSP进入正常工作状态。

图6.2(c)为系统复位电路。上电时，电容C82电压为零，这个零电压——复位信号通过R19送给DSP，产生复位机制。此后，3.3V电源通过电阻R85对电容C82充电，电平上升。当电平达到DSP的“高电平1”时，复位过程结束，DSP转入正常工作状态。电阻R85和电容C82的时间常数决定复位时间。复位按钮S7设置了手动复位的功能。其中，电阻R86是为了防止复位按钮S7接通瞬间电容放电电流过大造成不必要的损伤，起到限流的作用。为了提高复位可靠性，在复位电路中增加了二极管V30，使断电时电容电荷迅速泄放。

外部复位信号MCU_RS通过二极管D9起作用， 这是为了外部主系统(如果有的话)对本DSP模块实施控制而设置的。D9和R19起到隔离和组合内外复位的作用。6.1.3系统RAM扩展电路设计

最小系统是不需要扩展外部RAM的。但是，这样做的后果是对DSP系统的调试极为不利。因为TMS320LF2407A的中断向量位于固定的程序空间0000h～0044h，单片使用时此段空间为片内Flash。Flash烧写次数有限(一般不大于1000次)，而程序在调试过程中要经常性地修改，那么中断服务程序的具体定位就会发生移动，从而导致中断向量处跳转指令的目标地址发生改变，结果必须重新烧写程序代码。这种情况严重时会产生这样的后果，即程序尚未调试好，但Flash已经失效。解决这一矛盾有两种方案。第一种方案是中断服务程序定位固定，中断向量只烧写一次，固化到Flash中，以后调试时通过加载的方式将程序代码放到片内RAM中。这时的固定中断服务程序位置实际上只存放一条跳转指令，以二次跳转的方式实现灵活的中断服务程序定位，这将在软件设计中详述。

第二种方案是在样机设计中扩展外部RAM，实际应用中则采用单片结构。扩展外部RAM有利于调试中程序的加载。此时，使用外部RAM作为程序存储器，不必对Flash进行烧写操作。待调试完毕，再将程序代码固化到Flash中，此时可撤销外部扩展RAM。一种扩展TMS320LF2407A外部RAM的方案如图6.3所示。存储器采用ISSI公司较为廉价的3.3V版本61C6416芯片，将其高字节选通UB和低字节选通LB接地，成为16位模式，再将DSP的外部地址总线A15～A00、数据总线D15～D00、读写控制信号引脚和存储器相应引脚相连即可。61C6416的电源和地之间必须并接一个高性能滤波电容。图6.3TMS320LF2407A的RAM扩展为了避免由译码器选通存储器带来的延迟，电路接成图6.3中跳线配置存储空间的方式，详见表6.2。当软件调试完毕后，作为实际系统运行时，可选择“64KW数存”模式；当软件调试正在进行之中，而片内存储容量足够使用时，可选择“64KW程存”模式；当软件调试正在

进行之中，而片内存储容量又不够使用时，可选择“共用64KW的数据、程序和I/O空间”模式。

扩展存储器时，要估计它的最大存取时间tAmax_MEM，以便设置最小等待周期Nwaitmin，使DSP能正常进行存储器的读写操作。设TMS320LF2407A的指令周期为T(25ns@40 MHz),对外部存储器的最大存取延时为tAmax_DSP(一般10ns@40 MHz)，则(6.1)式中，fix()为截断取整运算，%为取余运算。

等待状态一般使用片内的等待状态发生器来实现。式(6.1)对数据存储器、程序存储器以及I/O空间均适用。要注意的是，指令周期T在代码放置于片内、片外不同的程序空间位置，操作数放置于片内、片外不同的数据空间位置，以及I/O操作是否存在等情况下，有很大的不同。详细情况可查阅指令周期表。

扩展存储空间配置中，一般可选择“共用64KW的数据、程序和I/O空间”模式。这种模式下，64KW的扩展存储空间可用于数据和/或程序和/或I/O空间，即三者共享。实际应用中，不进行片外I/O操作；考虑到中断向量的起点定位，把扩展存储器的前部分(如前半部分0000h～7fffh)分配给程序空间，而后部分(如后半部分8000h～0ffffh)则分配给数据空间。当同时使用片外程序、数据空间时，由于共用一套外部总线，失去了多总线并行操作能力，程序运行速度会降低很多。而一旦程序固化到片内 Flash，操作数(数据空间)即独占外部总线，DSP 恢复了多总线并行操作能力，以真正流水线的形式执行，达到单周期指令的速度(无等待时)。这一点在调试程序时必须充分考虑到，否则由于程序执行时序的失配，会导致程序固化到Flash后系统无法正常工作。6.1.4必要的外围电路

要保证最小系统能正常工作，必须配备必要的外围电路。图6.4给出了TMS320LF2407A的外围电路设计举例。图6.4必需的外围电路设计

1．JTAG仿真接口

JTAG仿真接口是一个标准的14针接口，对于所有的插卡式或外置式仿真器，包括XDS510、XDS510PP、XDS510USB和XDS560等，均采用如图6.4左上角给出的统一格式。其中，EMU0和EMU1要上拉到DSP的电源(如有多组电源，则用I/O电源)上，上拉电阻一般取5kΩ，最大不要超过10kΩ，最小不要低于2kΩ。而信号则应下拉到地，下拉电阻取2.2kΩ较合适。

第5脚是电源引脚，应直接连接到DSP芯片的电源上，不管电源电压是多少。第6脚是机械键位，该脚无插针，而仿真器上该脚位置也无插孔。因此，当仿真头插入方向不正确时不能插入，防止错误造成损坏。

2．微处理器/微控制器模式切换

DSP可以工作于微处理器模式或微控制器(微处理机)模式。为了便于调试，常设为微处理器模式；调试好以后，为了脱机运行，要设为微控制器模式，以便固化程序于Flash。工作模式的切换可用一个跳线来完成，如图6.4右上角所示，JP8的1、2脚相连为高电平，选择微处理器模式，JP8的2、3脚相连为低电平，选择微控制器模式。

3．正常工作的条件

对于完全单片工作，数据和程序存储资源均位于片内，很多片外控制引脚可以不加关注。而使用扩展片外存储资源时，有三个信号必须加以关注：ENA_114，拉高以允许片外存储操作，悬空和拉低将不能产生片外存储操作；READY，拉高以消除硬件等待状态的产生，拉低将产生最大等待状态，悬空将导致不稳定的等待状态；，这是DSP中唯一的一个硬件判断条件(硬件状态位)，低电平有效(条件成立)，在条件跳转、条件调用和条件返回语句中检测，如果不用硬件判断条件，则应拉高，以避免程序控制的错误。

4．时钟振荡器

为降低成本，通常使用片内振荡器，与无源晶体、起振电容一起连接成三点式振荡器来产生稳定时钟。连接起振电容是为了保证正常的起振，对振荡频率的影响极小。为保证工作稳定，一般选用较低频率晶体。为简化Flash烧写，建议使用默认的10MHz晶体。

TMS320LF2407可工作在40MHz的频率上，因此要用片内锁相环(PLL)电路升频，从而要设计一个环路滤波器。图6.4左下角给出了一个二阶环路滤波电路实例。由于是单频工作模式，因此可放弃大捕捉范围的特性，将环路滤波器的带宽设计得较窄，以获得较好的相位噪声指标。

5．Flash烧写的电源供给

VCCP为TMS320LF2407的Flash烧写电源输入脚。Flash烧写要用到 +5V电源，而不是工作电压3.3V。而DSP正常工作时，VCCP应接成低电平。因此可以设计一个如图6.4右下角所示的跳线。处在微控制器模式时，JP9的1、2脚连通，+5V电源直接加到VCCP上(因为是电源而不是高电平，不能通过电阻加上)，可以运行程序固化Flash；完成固化后断电，将JP9的2、3脚连通，此后DSP处于正常工作状态。6.1.5系统整体电路图

系统整体电路见于附加光盘中，实际上就是把前面提到的各部分连接起来，并把TMS320LF2407的全部引脚资源引出，包括外部总线、通用I/O、功能引脚和状态控制信号。这样做有两个目的，一是可以作为最小系统使用，二是可以作为处理模块使用，因为已提供了通畅的信号和数据接口。

6.2F206EVM实验系统板设计举例

TI公司或第三方提供的TMS320F206评估板——EVM模板，既可作为DSP器件TMS320F206的性能评估模块，又可作为一般的应用板来使用，非常适合作为DSP初学者的入门工具。但是，其价格往往过高，不宜大量装备到实验室中使用。为了配合DSP的实践课程，在考虑成本因素的前提下，一种标准EVM模板的替代品——F206EVM实验系统板被开发研制出来。6.2.1F206EVM实验系统板设计考虑

作为TMS320‘C2xx系列DSP的基本实验平台，实验系统板应具有简单易用的特点；而作为初学者使用，实验系统板又应具有稳定可靠、不易损坏的特点。从对DSP的了解和掌握的角度考虑，实验系统板更应具有使用和评估DSP器件所有资源的功能，以及能实现常用DSP处理算法和构成常规DSP应用小系统的能力。

因此，通常考虑以使用相对简单又有一定片内资源的DSP芯片TMS320F206作为实验系统板的核心器件。该芯片具有32KW的Flash、4KW的SRAM和544W的DARAM等片内存储资源，对大多数应用来说，片内存储资源已经足够使用，不必考虑扩展。基于和6.1节同样的考虑，外扩一个高速存储器SRAM，配置成程序32KW和数据32KW的结构，则便于程序加载和调试，又增加了数据存储容量，对开展实验更加方便。

语音处理是DSP的经典应用，为实现语音处理算法，需要设置一个语音接口电路。标准的AIC(模拟接口电路)可实现这一功能。

高速采集、欠采样等在SDR(软件定义无线电)、雷达等领域中是信号处理不可替代的重要环节，数字调制解调、任意波形发生等是极为基础的数字系统功能要素。因此，一个高速模拟接口电路成为必要。为了实现和计算机等设备的通信，或将DSP设计成一个调制解调器，需要异步协议的RS232标准串行口。

综合以上因素，可设计一个F206EVM实验系统板的实施方案，如图6.5所示。下面就各部分单元电路的设计进行描述。图6.5F206EVM实验系统板原理方框图6.2.2DSP核心电路设计

1．时钟电路

为了简化电路，系统时钟由40MHz有源晶振提供，通过TMS320F206的X2/CLKIN(Pin12)管脚输入，而X1引脚悬空不用。为减少信号反射的可能性，输入电路中串入了一个33Ω的阻尼电阻。这样，将TMS320F206的DIV1和DIV2接地，片内PLL被旁路掉，时钟发生器接成二分频模式，将输入到CLKIN的40MHz信号分频为20MHz。此时，DSP内部主时钟CLKOUT1为20MHz，单周期指令执行时间为50ns。通过一个用D触发器(U106B)接成的T触发器对主时钟CLKOUT1输出分频，把20MHz的CLKOUT1时钟二分频为10MHz方波信号，被用作语音接口电路TLV320AIC10的系统时钟MCLK。

2．复位和中断

TMS320F206外中断包括三个可屏蔽中断请求、一个非屏蔽中断请求和一个复位输入引脚。图6.6给出了F206EVM复位与外中断连接电路。图中上方为简易RC复位电路，下方为中断源的输入连接。其中，J100为独立的中断信号输入接口，要求输入的是TTL电平的负脉冲触发信号。这个信号经两个高速反相器整形后作为DSP的中断源输入，由跳线器J101可连接至NMI、Hold/INT1或INT2，以配合DSP程序的设计。图6.6F206EVM复位与外中断连接电路对于输入信号既不是TTL电平也不是负脉冲的情况，则可用图中圆圈内的微分电路取代R100电阻，把信号的下降沿转换成TTL电平的负窄脉冲。必要时，可调整RC时间常数，使负窄脉冲的宽度约为1μs即可。

INT3是从F206EVM实验系统板的扩展总线接口中引入的，要求同上。

当要测评DSP的中断优先级时，可以通过跳线将那些中断源加到多个DSP的中断请求输入脚上。而不需要中断时，则可将跳线断开。上拉电阻正是为此而设计的，以保证中断源处于高电平(非激活)状态。软件设计中，应注意中断允许控制位INTM、中断屏蔽寄存器IMR、中断控制寄存器ICR、中断标志寄存器IFR的作用及位设置、位清除的方法和效果，并将INT1/HOLD共用引脚的功能分开。

3．通用I/O端口

TMS320F206有6个通用I/O引脚，即、XF和IO3～IO0。在电路设计中可将这些引脚作为系统状态显示输出，或者作为程序的流程控制输入。

是DSP硬件条件，是硬件分支指令的电平输入控制引脚，它来自外部设备的输入，可作为外部事件对指令执行的直接影响。图6.7(e)所示是引脚使用的电路设计。是从扩展总线接口中引入，作为外部控制，高电平有效。平常按键K100弹开，point处为低电平，经反相器后，DSP_输出高电平。此时实际上处于控制状态。当键按下时，DSP_为低电平，执行硬件分支指令。三个电阻R113、R114、R115起到组合开关与控制的作用。图6.7DSP通用I/O引脚在F206EVM中的应用

XF引脚是DSP将内部运行状态通过XF状态位输出到外部引脚的高速通道，常作为DSP的对外标志，因此可以通过状态寄存器ST1中的XF位进行操作。图6.7(d)给出了引脚XF的电路连接，当DSP_XF为高电平时发光二极管V101亮，反之，二极管灭。

IO3～IO0可作为异步口的联络信号，也可作为通用I/O引脚，通过异步串行口控制寄存器ASPCR和I/O状态寄存器IOSR来设置和使用。图6.7给出了一种实际使用方案。其中，图(c)为输出指示，图(b)为状态选择输入，图(a)则作为高速模拟接口电路中 ADC 时钟的控制。

4．资源扩展和译码

F206EVM扩展了32KW程序存储器和32KW数据存储器，并设置了一个二次扩展的对外接口。扩展存储器直接挂到DSP的扩展总线上，二次扩展口则通过缓冲接出，以避免二次扩展时的一些异常或失误影响到DSP系统的正常运行。这样做会损失速度，但为了保证其可靠性，必须这样处理。

32KW程序存储器和32KW数据存储器直接将低地址线A14～A00、数据线D15～D00和DSP相连；程序存储器的选通信号CE由PS提供，数据存储器的选通信号CE由DS提供；而它们的读OE、写WE控制则通过译码得到，如图6.8所示。当从片外空间访问地址为0000h～7FFFh、且不是对全局存储器和I/O单元操作时，译码器根据读、写信号输出存储器的读、写控制信号。图6.8F206EVM中的译码电路二次扩展口的缓冲则是通过总线收发器74F245实现的。对于地址、控制和状态等单向信号，将74F245接成单向缓冲模式，直接驱动即可。对于数据总线，则通过译码得到74F245的选通允许信号，而将用做方向控制信号DIR。

由于译码器输出接成了“线与”模式，因此，二次扩展口能使用的资源是：①数据空间的全局存储器，地址范围为0000h～7FFFh；②I/O空间单元，地址范围为0000h～7FFFh。

为了便于分析译码器的工作，将DSP有关的控制信号列于表6.3中。高速模拟接口电路也直接和DSP扩展总线相连，也需要译码控制电路。

图6.8(b)的74F138完成此功能，ADC数据的读控制由

提供，DAC的写控制(即锁存信号)由提供。读/写均可使用片外数据局部空间，地址范围在8000h～0bfffh之间。

由于控制信号经过了译码电路的延迟，因此片外存储器、高速模拟接口需要设置1个等待状态周期，二次扩展口需要设置1～2个等待状态周期。6.2.3语音接口电路设计

语音接口电路以标准AIC芯片TLV320AIC10为核心，由话筒输入、线路放大输入和扬声器功率放大输出电路构成，通过DSP控制来工作。除应用于语音方面外，也可作为一般的低速模拟信号接口电路使用。

1．AIC芯片功能

AIC芯片实现模/数转换和数/模转换，因此也称为语音编解码(CODEC)芯片。它们的种类很多，仅TI公司便有TLC320AC01、TLV320AIC10、TLV320AIC23和TLC320AD50等多种型号。设计中，要根据使用的功能需求、指标质量和接口方式等要素来选择。鉴于实验应用，F206EVM实验板选择了一款片上资源较丰富、DSP可通过串行同步缓冲口进行控制和测试的TLV320AIC10器件。

TLV320AIC10器件的内部结构如图6.9所示，外特性见表6.4。TLV320AIC10实现语音编解码，芯片采用16位、-方式的A/D、D/A转换器，最高采样频率为22kHz，数字、模拟电源电压3.3～5V，适合于VOIP、有线调制解调器以及低码率、高质量的语音压缩、语音增强和语音识别与合成等应用。图6.9TLV320AIC10内部功能结构图

TLV320AIC10的数据通信分为主通信和次通信两个阶段。主通信指ADC数据从DOUT传出和DAC数据从DIN送入的时段，这两种操作是同时并行发生的。主通信可以单独完成，也可以续接一个次通信。次通信是指从DIN接收或从DOUT送出的控制或配置数据的过程。次通信只有在被请求时才会发生，有软件请求和硬件请求两种形式。次通信总在主通信之后。

图6.10给出了TLV320AIC10主通信时序图，“15+1位”模式时，DIN的D0=0为无次通信请求，因此主通信后不跟次通信，而DOUT的M/S=1/0表示数据来自主设备/从设备。启动或复位时，缺省值为“15+1位”传输模式。图6.10TLV320AIC10主通信时序图(不跟次通信)图6.11给出了TLV320AIC10主、次通信时序图。“15+1位”模式时，DIN的D0=1为次通信请求，因此主通信后跟次通信。在次通信中，DOUT的M/S仍然表示主/从设备。当“读”(read)位置位时，DOUT的低14位输出寄存器的值，否则全0。

如果器件级联数小于5(不包括5)，则主次通信帧同步间的串行时钟SCLK的个数是128；如果器件级联数大于4(不包括4)，则SCLK的个数是256。同样的情况对于采样周期间的串行时钟SCLK的个数则分别是256和512。图6.11TLV320AIC10主、次通信通信时序图

2．语音接口电路设计

以TLV320AIC10为核心的DSP语音接口电路包括数字接口和模拟接口两部分。

1)数字接口电路设计

图6.12给出了TLV320AIC10硬件电路连接。其中，AIC和DSP相连的主要信号有数据输入DIN、数据输出DOUT、帧同步信号FS、串行时钟信号SCLK等。AIC工作模式可以是主模式，也可以是从模式，其区别在于FS和SCLK的产生源(源为主模式)。

AIC的主时钟MCLK由DSP的CLKOUT1分频得到的10MHz方波信号提供。片内时钟电路以MCLK为时钟源，产生、分配诸如采样速率和内部滤波器所需定时等。电路中连接为高电平，AIC以主模式工作，提供FS和SCLK。

AIC的串口模式有4种，由模式控制位M0和M1确定。电路中设计了4个上拉和下拉电阻作为模式设置，使用中，M0和M1引脚各自只能与一个上/下拉电阻连接，详见表6.5，串口模式选择与设置电阻的连接。图6.12TLV320AIC10硬件电路连接电路中的为复位信号，用DSP的复位信号即可。而FSD则视其是否被使用，若不用，则通过J400上拉。次通信采用软件请求，其硬件请求信号FC不用，接低电平。指示主通信/次通信的Flag信号经单门电路74AHC1G04驱动D400发光二极管，作为监视。直接配置串行输入口DCSI不用，接高电平。不使用降耗模式，接高电平。其余所有串行接口信号与DSP的SPI接口相连。

2)模拟接口电路设计

模拟接口电路不像数字接口电路那样涉及配置和编程，因此要简单得多，如图6.13所示。图6.13音频输入/输出接口电路信号输入设计话筒输入和线路输入两路。话筒输入作为副输入，使用片内放大器。由于采用的话筒是驻极体话筒，因此需要提供偏置电压。电路中使用中点电压VMID通过R400提供偏压。有些驻极体话筒只提供两个端接点，这时可按图6.13(a)的弯曲线接成双端连接方式(其它情况，该线不应相连)。使用中还应注意驻极体话筒是有极性的，和壳体连接者为地。为了克服共模噪声、干扰的严重影响，和AIC的接口接成差分模式。

这种连接由于片内放大器的放大倍数有限，因此灵敏度较低，对准话筒说话才有较好的效果。因此如果必要，可增加话筒放大器。另外一种取得强信号的办法是采用线路输入方式。线路输入需馈入有一定幅度的音频电压信号，利用图6.13(b)的电路将单端信号转化为差分模式输入(到主输入接口)。由于使用单电源工作，因此高精度、低噪声、低功耗运放TLV2442同相端需加一个半电源电压的共模偏置，通过电阻R404、R405分压提供。同相端对交流为接地，因此通过1μF电容C412、C413旁路。因为AIC为高阻输入，所以两个运放可分别通过两个470Ω的电阻输出，一方面作为阻尼用，另一方面对失误造成的短路有限流作用，保证运放不至于因过流而损坏。其它的模拟信号处理过程通过程序控制实现，具体过程是：首先进行抗混叠滤波，再由程控放大器放大，进入-式ADC变成数字信号，通过抽取滤波器提高信噪比和分辨率，最后到达串行接口模块电路，向外发送。

图6.13(c)为音频输出接口电路。数字信号以上面相反的过程通过AIC的片内DAC还原成模拟音频信号，经由低通滤波和程控放大后以差模的方式输出。该信号可驱动高阻耳机。F206EVM中，该输出信号经过耦合电容C415和C416输入到音频功率放大器TPA4861，进行功率放大，驱动8Ω喇叭。

TPA4861是具有差分输入、差分输出的BTL方式音频功率放大器。+5V供电时，最大输出为1W；工作电压为 +3.3V或 +5V；待机模式时静态电流为0.6μA；在无补偿条件下可放大2～20倍；具有过热、短路保护功能；与LM4861完全兼容。

L402是共模抑制扼流线圈，数字电路的开关共模信号会被强烈地抑制(两路相互抵消)，而音频差模信号则正常通过。有趣的是，TLV320AIC10具有模拟自环和数字自环电路。通过程序控制，数字自环电路接通时，模拟输入信号可以通过AD通道的数字输出端直接到达DA通道的数字输入端，从模拟输出端输出；而模拟自环电路接通时，数字输入信号可以通过 DA 通道的模拟输出端直接到达 AD 通道的模拟输入端，从数字输出端输出。因此，利用这种特性，可通过模拟端和数字端方便地对芯片内部功能部件进行测试。6.2.4高速模拟接口电路设计

为了适合高速数字信号处理的需要，F206EVM设计了一个高速模拟接口电路。其中，高速模/数转换器以AD876作为主芯片，该芯片具有10位分辨率、20MHz采样频率，采用流水线ADC结构。而数/模转换器则以THS5651作为主芯片，该芯片具有10位分辨率，最高采样频率为40MHz，可实现高速模拟输出、任意信号发生器等功能。

1．高速模/数转换器

单片机等一般控制类电路中使用的ADC大多都采用单一参考电压，即采用单极性输入信号。在DSP系统中，由于处理速度的提高，能对高速信号进行实时处理，因此ADC的速度(在电路设计中往往不对速度和速率概念严加区分)通常较高。高速ADC对干扰等问题很敏感，因此输入电路(包括参考输入)会有很大的区别。

1) AD876性能

高速模/数转换芯片AD876是AD公司推出的，TI公司有管脚兼容芯片TLC876(功能相同，结构略有差异)，其工作电压为5V，精度达到0.5LSB，功耗为160mW，采用上下限参考电压。其内部结构如图6.14所示，外特性(引脚功能)见表6.6。图6.14AD876内部结构表6.6AD876外特性(引脚功能)

AD876采用分级式(或称流水线式、多级式)(subranging,pipelined,multistageormultistep)结构，这种结构的ADC是当前国际上最流行的方式，是将两个或多个较低分辨率的闪烁式A/D组合起来构成一个高分辨率、高转换率的ADC。这种ADC分辨位数已达16位以上，且速度已超过120MSPS。

AD876的工作原理是：使用低位(3位)的ADC对信号进行转换，此时会产生转换误差；利用同位数DAC将转换成数据的信号再转换回电压，将原电压和这个DAC电压相减，即得到误差电压；将误差电压放大，再进行3位ADC转换；如此反复，经过4级ADC后，将得到12位的结果。这12位结果通过校正逻辑变成10位有效位，由三态电路缓冲输出10位结果。

AD876属于高速ADC，这类ADC的动态特性是指输入为交变简谐信号时的性能技术指标，在理想情况下，它是由量化所引起的等效量化噪声，此时ADC的信噪比为

SNR=6.02N+1.76+10 lg(fs/2BW)(6.2)

式中：N为ADC量化位数，fs为采样率，BW为信号带宽。

而实际ADC的动态特性指标则是由于ADC的非线性、带宽限制、孔径抖动等因素所产生的失真、噪声及频响误差等。实际表征ADC动态特性的主要指标有积分非线性误差、微分非线性误差以及谐波失真等，下面做一简单介绍。

(1)积分非线性误差(INL)：ADC的理想转换特性是一条经过零点(在第一个数码变迁之前1/2LSB处)到满刻度(最后一个数码变迁之后1/2LSB处)的直线。积分非线性误差是指实际转换特性与理想转换特性的最大偏差，单位为LSB。

(2)微分非线性误差(DNL)：理想ADC的数码变迁宽度为1LSB，微分线性误差是指ADC的实际码宽与理想码宽(1LSB)之间的最大偏差，单位为LSB。

(3)谐波失真：由于ADC的非线性使输出发生失真，因此其频谱中含有许多输入信号频率的高次谐波，这些高次谐波分量称为谐波失真分量。表征谐波失真的指标通常有总谐波失真(THD)和总谐波加噪声失真(THD+N)(注意，这个N是指噪声，(5)中的N同)，单位为dB，计算公式分别如下：(6.3)

(6.4)

式中：V2，V3，…，Vn为2，3，…，n次谐波幅度有效值，Vnoise是噪声电压。

(4)信噪比(SNR)：信号电平有效值与各种噪声(包括量化噪声、热噪声、白噪声等)有效值之比的分贝数。

(5)信噪失真比(也称信纳比)(Signal-to-noiseandDistortionRatio，SIND或S/(N+D))：指测量输入信号的有效值与奈奎斯特频率下的全部其它频谱分量(包括谐波分量，但不包括直流分量)总有效值之比的分贝数。

(6)有效位(ENOB)：由于噪声和失真的影响，实际ADC可达到的位数(有效位)与标称值有差异。

ENOB=[SIND－1.76 Db－10 lg(fs/2BW)]6.02(6.5)

式中：fs为采样率；BW为信号带宽。

(7)模拟带宽：指输入扫描频率基波在ADC输出端用FFT分析得到基波频谱下降到3dB处的带宽(不考虑谐波失真和噪声的影响)，一般分小信号带宽(SSBW，指1/10满量程)和全功率带宽(FPBW，指满量程)。

(8)无杂散信号动态范围(SpuriousFreeDynamicRange，SFDR)：第一奈奎斯特区测得信号幅度有效值与最大杂散分量有效值之比的分贝数。SFDR通常是输入信号幅度的函数，可用相对输入信号幅度的分贝数(dBc)表示，也可用相对ADC满度的分贝数(dBFS)表示。

(9)双音互调失真(TwoToneIMD)：当ADC输入两个单音时，由于ADC传递函数的非线性，将导致产生双音互调失真；一般指三阶分量引起的失真，可用某一输入信号幅度有效值与三阶互调失真有效值之比的分贝数(dBc)来表示。

AD876的技术文档(DataSheet)中给出了这些参数的极为详细的指标，限于篇幅，本书不予列出。

2)数字信号输出电路考虑

图6.15给出了AD876输出电路的设计方法。AD876接成正常工作模式(STBY=“0”)和数据输出模式(THREE-STATE=“0”)。图6.15AD876输出电路设计

AD876的转换输出通过两片三态总线收发器SN74AHCT245与DSP外部数据扩展总线D[0～15]连接。由DSP的译码信号(空间有富余，所以采用部分译码方式)OEad控制，选通两片SN74AHCT245，读回AD876数据。由于采用流水线结构，信号输入到数据输出的流水线延迟为3.5个采样时钟周期。

时钟端CLK为AD876提供采样时钟。前述图6.7给出了当TMS320F206上的IO0端口为高电平时，D触发器74F74接成的翻转触发器做二分频用，将定时器输出的分频脉冲信号再做二分频，成为方波后作为AD876的采样时钟使用。

ADC的数据输出电路中串入的100Ω电阻起到阻尼作用。它可降低数字电路的开关尖峰噪声电流，衰减信号反射，减少驻波形成，保证信号的完整性，提高电路的电磁兼容(EMC)性能。

插入的CMOS缓冲器SN74AHCT245起到阻止ADC与DSP之间的直接电流流动的作用，阻隔数字电路给ADC带来的强大开关噪声的影响。

采样时钟CLK和读控制信号OEad在时序上必须同步(频率一致)，否则会造成信号被转换成数据后，出现无规则的插值或抽取现象。这种无规则的变采样率，会令数据产生严重失真，并且无法滤除或处理掉。“时序上同步”可通过对定时器的编程来改变采样时钟CLK频率和DSP对ADC数据的读间隔时间控制(采用指令延时，调整执行的指令数)来改变读周期而实现。

由于ADC“读端口”为存储单元，数据可直接“块移动”到其它存储器中；又由于高位已经清零，作为无符号数，DSP可以直接对ADC数据进行运算，而不必先读入到片内存储器。其它情况下，数据在片内时处理速度快得多。这里只用此“读端口”，因此除等待状态要求额外延时外，情况同片内完全一致。

AD876采用偏移二进制码。如果输入信号是双极性的，如 ±1V，叠加一个共模电压2.5V后变成 +1.5～+3.5V加到ADC输入端，仍称为双极性，则ADC后的数据也应是双极性的——有符号数。此时最简单的方法是将MSBD9位取反输出，形成符号位，输出数据变成2的补码格式；并将高6位接地改成D9的取反位，完成符号扩展。这样，DSP也可以直接对ADC数据进行运算，而无需数据输入的过程。此外，采样时钟信号的噪声(相位和幅度)会影响ADC孔径抖动时间，降低ADC性能。由于时钟信号不是模拟信号，这点经常被忽略。时钟源必须具有良好的幅频稳定性，对于要求高精密的应用场合还应设置相应的滤波电路，以降低相位噪声。另外，时钟线的布局和布线应特别注意，不得与数据线近距离平行走线；时钟源和ADC时钟输入端相距较远时，可用一对接地线将时钟线包围着来传递，以保证对其它干扰信号的隔离作用。

2．参考电压和电源电路设计

为了实现参考端输入电压稳定，上端参考电压(顶参考电压)和下端参考电压(底参考电压)均采用典型的开尔文连接来驱动。上端参考电压REFT为3.5V，下端参考电压REFB为1.5V，它们决定了ADC模拟电压的输入满量程值为2V。图6.16设计了AD876的参考电压电路，实际上是将1.5V和3.5V的参考源以开尔文连接的方式加以驱动，使之具有负载能力。R526、R527串接的10Ω电阻是为了让运放能驱动电容负载。由于负载较重，使用运放必须具有足够大的驱动电流。换言之，运放输出阻抗不能过大。参考源采用LM336B-2.5集成基准电压源，电路如图6.17所示。图6.17(a)为参考源电路设计，2.5V的基准电压经电阻R537、R539分压后得到1.5V电压，通过电压跟随器输出 +1.5V参考源。此电压经后级放大后输出 +3.5V参考源。+3.5V参考源通过R535、R533、R532组成的分压电路，输出信号调理电路所需的偏置电压Voffset，以实现对输入信号的电平搬移。图6.16AD876的参考电压电路设计图6.17模拟电源和参考源电路设计

模拟电源由±12V电源通过降压、稳压得到，如图6.17(c)所示。电阻R534、R538起降压作用，这样在三端稳压器上的压降将会减少，从而减少其发热量。电阻R534、R538会产生热量，要使用2W的金属膜电阻。三端稳压器可用低压差LDO型如LM2940替换，这样效果更好。但是LDO没有负压的类型，连接方法要修改。

图6.17(b)为滤波电路，并将电源分成几组。图中的10Ω磁珠(其阻抗为10Ω，电阻为0Ω，后同)起隔离作用，两边的高频、尖峰干扰不能相互传递，而电源电流则畅通无阻。

3．输入调理电路设计

AD876输入端调理电路如图6.18所示。输入端设计成视频输入方式，用同轴电缆连接，采用BNC接口。输入电路带负压保护。当需要输入交流信号如中频信号时，应接成交流输入方式，将并联的两个二极管换成串联的两个稳压二极管，稳压值取 3 V 即可，形成交流输入限幅保护。图6.18模拟输入调理电路设计考虑到参考电压取在中间电压带，因此要设置电平搬移电路。第一级运放用做缓冲，没什么放大作用。R511用做幅度调整，调到输出2 V的峰值电压，以适合ADC的输入要求。后级运放用做同相放大，并由R513、R514和R518构成的加法器实现对输入信号的电平搬移。电路上的反馈电容C510具有消振和低通滤波两种功效。

高速ADC电路设计中，必须要考虑合理的布局布线、良好的电源去耦、最佳的共地点、严格的隔离以及适当的屏蔽措施。为防止采样造成频谱混叠，在ADC输入前端加入一个抗混叠滤波器是必要的。F206EVM中，假设并要求输入信号带宽(注意这里指带宽，不是最高频率，因为可以采用欠采样定理)低于10MHz，甚至5MHz，因此可以不要抗混叠滤波。

4．高速数/模转换器

THS5651是TI公司推出的低功耗CMOS技术的10位电流型数模转换器，具有40MHz奈奎斯特(Nyquist)带宽(刷新率高达100MHz)，片内有1.2V的参考电压，可输出电流

2～20mA，兼容3V和5V的数字接口，在5V的工作电压下正常功耗为175mW，休眠模式下为25mW。详细内部结构如图6.19所示，外部特性见表6.7。AD公司有同类芯片AD5433，封装不同，但性能相近，新设计中可以互换。图6.19THS5651内部结构

THS5651通过设置偏置电流IBIAS设置输出电流的大小。IOUT1和IOUT2构成电流差分输出，可分别通过两个50Ω电阻转换为电压信号，也可通过射频变压器将差模信号变成共模方式输出。

5．高速数/模转换电路设计

因为 THS5651 是电流型DAC，所以使用时必须将电流输出转变成电压输出。图 6.20设计了一个基于THS5651的DAC电路，运放使用AD8031，由双电源供电，所以能够输出正负极性电压。输出电压的极性是由输入数据和数据模式决定的，为了保证输出的灵活性，通过BNC插座J602输出含直流的信号，由隔直电容通过二芯插座J601输出交流信号。

图6.20中R617是为防止输出短路而设计的。如果输出信号通过50Ω电缆传输，则此电阻应换成50Ω，以保证线路阻抗匹配(忽略了运放的输出电阻)。数据模式选择可通过跳线J603完成，开路状态为二进制模式，短路状态为2的补码模式。DSP输出的数据格式要和此模式一致，否则输出波形异常。图6.20基于THS5651的DAC电路设计满量程输出电流IOUTFS由电阻R619偏置提供，由1.2V参考电压在电阻R619上形成的电流，放大32倍变成满量程输出电流IOUTFS。按图中2kΩ电阻计，IOUTFS等于19.2mA(32*1.2V/2k)，亦即IOUT1和IOUT2之和等于19.2mA。

这个满量程19.2mA电流在两个50Ω电阻上转换成的差分电压最大值约为1V，因此放大器大约需要2～3倍的放大量。图中设置为约两倍的放大量。

THS5651通过两片三态双向缓冲器SN74AHC245与DSP的外部扩展总线D[0～15]连接，三态双向缓冲器接成单向缓冲模式。同样地，CMOS缓冲器起到隔离DAC和DSP的作用，对降低数字电路给DAC带来的开关噪声有好处。缓冲器和DAC之间也串接100 Ω的阻尼电阻。对THS5651的控制较为简单，DSP通过程序控制输出数据的时间间隔(采样周期)即可控制输出信号的采样率。输出数据的锁存是靠部分译码得到的控制信号WRda作为THS5651的锁存时钟。因此，高速输出时通过指令执行时间控制数据输出的采样率，从而控制输出信号的频率，即输出数据的刷新率等于采样率fs时，变成的模拟信号的频率为(ω为数字角频率或数字归一化频率)

(6.6)

其实这个频率就是模拟信号被同样采样率转换为数字信号时的频率。应该注意的是，高速ADCDAC电路中，电源和接地的设计对系统性能影响很大。一般情况下，对模拟电路部分与对数字电路部分的供电和接地应分开考虑。但是，ADC和DAC属于混合电路，为保证其性能，应将其视为模拟电路。因此在ADC和DAC电路中，模拟地和数字地应首先各自分组，就近连接在一起。

布线时，ADC、DAC、运放等芯片的下方应敷满实心地平面，而不能有线路通过，更不能有数字信号线通过。在不得已的情况下，可考虑背面走线。

ADC、DAC、运放等芯片必须使用滤波、旁路电容，这些电容应具有很好的储能和退耦作用，一般将大容量的钽电容和小容量的陶瓷电容并联使用。钽电容具有较好的低频特性和高频特性，其内阻很小，瞬时供能效果很好；陶瓷电容具有很好的高频特性。电解电容只用在初级稳压电源处，其内阻和高频特性不佳，即使要用，也应和陶瓷电容搭配。6.2.5RS232接口电路设计

在很多DSP应用场合需要远距离通信，因此有必要将其异步串行通信接口UART的TTL电平转换成标准的RS232电平。采用常用的电平转换芯片MAX232可方便地实现该功能。

MAX232可由多个公司提供，如TI、MAXIM等公司。该器件包含2个驱动器、2个接收器和一个电压发生器，提供TIA/EIA-232-F电平。

该器件采用单5V电源供电，使用4个0.1μF充电泵电容，C1+、C1－为倍压电容正、负极，C2+、C2－为极性逆反电容正、负极，而V+ 和V－则是倍增的正、负电压滤波引脚。倍压和极性逆反是通过模拟电子开关对电容的不同连接方式(开关切换)实现的。

RS232硬件电路设计如图6.21所示。图6.21异步串行口电路设计6.2.6稳压供电电路设计

为了便于使用，也为了减少实验中的出错，F206EVM采用单+12V电源供电。因此需由该+12V输入产生±12V模拟电源和+5V数字电源输出。

开关电源是以开关方式工作，通过滤波去除交流成分，而输出其直流成分的一种电源。理想情况下，这种电源的开关器件——功率场效应管或三极管工作于完全导通或截止的状态，管耗为零。实际情况下，开关器件不能完全导通(导致存在压降)或截止(导致出现漏电流)，并且“开”和“关”需要过渡时间，这时工作于放大区，因此开关电源仍有一定的功耗，但比起线性电源来要低得多。输入电压和控制开关的占空比影响开关电源输出电压的高低，因此，开关电源(稳压器)一般采用脉冲调宽(PWM)模式，而其开关的频率决定了交流信号的最低频率分量，因此高频开关电源滤波电容的容量和体积要小得多。当然，从电源的瞬态特性来看，电容小对储能不利，瞬时大电流供电能力会变差。这种情况一般在负载端(即用电电路)会加以考虑。

根据傅立叶级数分析，直流电压低于周期脉冲的电压幅度，因此上述情况只适用于降压。考虑到开关特性，如果对电感进行脉冲充电，然后关断，根据楞次定律，则其上会产生感应电压。这个感应电压和原来的电源电压叠加，可以实现升压功能。需注意的是，由于需要供电(有一定的电流要求)，这个电感不能用一般的信号电感，要采用功率电感。

和降压类似，控制对电感的充电时间可以控制其感生电压的高低，这也可以靠PWM实现，以实现升压和稳压的双重功能。

有趣的是，将开关、电感按不同方式连接，可以将输出电压反相，并起到稳压的作用。

F206EVM采用LM2576系列开关式稳压集成电路实现到 +5 V 的降压稳压，以及到－12V的反相稳压。

LM2576系列是美国NS(国家半导体)公司生产的3 A电流输出降压开关型集成稳压电路，它内含固定频率振荡器(约52kHz)和基准稳压源(1.23V)，具有完善的保护电路，包括电流限制及过热关断电路等。利用该器件只需极少的外围元件便可构成高效稳压电路。LM2576系列包括一般型LM2576(最高输入电压40V)和高压型LM2576HV(最高输入电压60V)两个系列。各系列产品均提供3.3V、5V、12V、15V及可调等多个电压挡，区别于后缀，如“－ADJ”为可调型，“－5”为+5固定电压输出。片内结构如图6.22所示。图6.22LM2576内部结构图

LM2576虽为降压型稳压器，采用不同接法也可实现升压和电压逆转功能。

内部结构中，R1=1kΩ(可调“-ADJ”时开路)，R2分别为1.7kΩ、3.1kΩ、8.84kΩ、11.3kΩ和0Ω，分别对应于输出电压3.3V、5V、12V、15V和可调。这些电阻已在芯片内部做了精确调整，无须使用者考虑。

将输出电压经电阻网络分压后同内部基准参考电压1.23V进行比较，若电压有偏差，则可用放大器控制内部振荡器的输出占空比，从而使输出电压保持稳定。对于输出可调型或输出固定型芯片，只要设置R1(下端片内总电阻)、R2(上端片内加片外的串联总电阻)的值，即可得到所需的输出电压。

Uout=Uref(1+R2/R1)=1.23(1+R2/R1)(V)(6.7)

如图6.23所示为产生－12V和+5V输出电压的电路设计。L701～L703为10Ω特性阻抗的磁珠，用于抑制电源线上的高频噪声和尖峰干扰，将其以热的形式损耗掉。电源输入端跨接了一个整流二极管，以防止输入电源接反造成不必要的损害。C700和C702用于输入滤波和旁路，LM2576的输入端也需滤波电容。对于LM2576的输出，则通过电感和电容一起实现滤波功能。图6.23－12V和+5V输出的开关稳压电源设计－12V电源电路中，将“原输出”接地，而“原接地”接成输出，成为负电源。

这种电压逆转的设置，流过开关的电流比在标准降压模式下要大，因此对同样的开关，负输出电流会比降压使用时低。流过电感的峰值电流即流过开关的峰值电流，可用如下公式计算：(6.8)

式中，fosc=52kHz，在正常的电感持续电流工作状态下，Uin的最小值表示最坏的情况。在此需选择能适合设计峰值电流要求的电感。当然，稳压器的最大输入电压就是输入和输出电压的绝对值之和。二极管 V701、V702 起续流保护作用。当开关工作在由打开转到关断的状态时，电流的突变会在电感L704、L705的两端产生很大的感生电动势，为了防止电路损坏，也为了将电感上储存的能量转移到电容及负载中，需设置一个续流二极管。它和负载及滤波电容一起构成回路，使电感上的能量能够释放。二极管的额定电流值应大于最大负载电流的1.2倍，考虑到负载短路的情况，二极管的额定电流值应大于LM2576的最大限制电流，而二极管的反向电压则应大于最大输入电压的1.25倍。这里使用IN5822锗型肖特基二极管，以降低导通压降。由于在ADC和DAC中还要把±12V电压由线性稳压器变成±5V的模拟电压，而数字电路的+5V电源对电压的纹波等性能要求不是很高，因此这里的滤波和旁路电容可选择电解电容与陶瓷电容的并联。

对于更高位数的ADC和DAC电路，为保证电源具有良好的纹波特性，不推荐使用开关电源。

6.3基于TMS320LF2407的雷达天线控制系统设计举例

雷达天线控制(伺服)系统是对雷达天线运动进行控制的电子系统，这种运动包括天线方位和俯仰的扫描、定位、跟踪等。以DSP为核心的数字式雷达天线控制系统具有扫描平稳、定位准确、跟踪快速、功耗低、效率高等优点。鉴于不同雷达的天线运行方式差异较大，下面以天气雷达天线控制系统为例介绍其设计方法。6.3.1控制系统基本原理

典型天气雷达天线控制系统原理方框图如图6.24所示，包括数字式伺服控制器、数字式功率放大器和被控对象——雷达天线三大部分。控制器产生方位/俯仰控制电压，由方位/俯仰功率放大器放大，通过方位/俯仰执行电机驱动方位/俯仰齿轮箱或其它减速机构，带动方位/俯仰转轴，使天线做方位/俯仰运动；而控制器需要天线的位置信息，显然，这是一个闭环控制系统。数字式功率放大器一般采用开关式脉冲调宽(或调频)功率放大器，它工作在开关状态。理论上，开(导通)时，器件导通电压为零，关(截止)时，器件流过电流为零，因此在器件上消耗的功率(要转化为热量)始终为零。实际上电压、电流不会完全为零，器件会产生微小的功耗。现代控制系统中几乎都采用开关式功率放大器，它具有调试方便、功耗低、体积小、效率高、无噪声、稳定可靠、寿命长等优点。缺点是由于以脉冲方式工作，电源滤波不好或电缆不加屏蔽可能会对周边其它部件造成难以消除的干扰。

数字式伺服控制器是控制系统的核心。不管是方位还是仰角，输入量是扫描速度或定位角度，输出量是控制电压，反馈量是当前角度和速度(转速)。当前角度和速度这两个量也作为附加输出。速度反馈不是必需的，因为对角度进行微分可得到速度。当前角度可以反映雷达天线的位置。图6.24典型天气雷达天线控制系统早期的控制器采用单片机实现。由于DSP在控制方面进行了特殊的优化，并且又具有比单片机优秀得多的速度、运算能力和精度，因此DSP更加适合作为主控芯片。

控制器采用的控制算法很多，有经典的PID算法，也有基于模糊控制、神经元、遗传算法等现代控制理论和模式的独立或联合算法。不同算法产生的效果差异很大，表现为反应时间的长短、过冲程度、运行稳定性等指标的不同。

对于跟踪雷达，还要加上目标跟踪算法，这既独立，又对天线的运行产生影响。

天气雷达天线控制器采用经典PID算法。6.3.2角度信息数字化

雷达的天线位置信息是方位和仰角，这是两个非电物理量，要转换为数字形式才能被数控系统使用，这种转换称为轴角编码。

雷达中的轴角编码常使用自整角发送电机(也称同步发送机)传递机械角度信息，通过自整角接收电机(也称同步接收机)接收后恢复机械信息，用于像“刻度盘”那样的机械式显示；而自整角电机的信号就是电信号，可直接变换成数码角度信息。自整角机由转子和定子构成。转子上有一个单相绕组，定子空间中有一个相隔120°分布的三相绕组。交流激磁电压通过滑环供给转子绕组，频率通常是50Hz、60Hz、400Hz，称为参考频率或载波频率。激磁电压表示为

uR=Um sinωt(6.9)

定子三相绕组感应输出同频率的电压信号：(6.10)

式中：θ为发送机转子相对于定子的偏转角。可见，通过定子三相绕组感应电压，可以计算偏转角θ，这实际上就是雷达天线的位置(方位和仰角)。如果能化成正、余弦的形式，那么计算就会简单得多。

从自整角机输出信号到成为DSP输入信号的处理过程如图6.25所示，下面详述调理电路工作原理。图6.25自整角机信号调理电路原理方框图(a)同步机参考(激磁)电压处理；(b)方位同步机线电压处理；(c)俯仰同步机线电压处理

1．三相信号转换成正余弦两相信号

斯科特(scott)变压器可方便地将自整角机的三相信号转换成正、余弦两相信号。有时为了降低成本，也可采用电路来实现，如图6.26所示。

图6.26中，自整角机的接线比较特别，将激磁电压的Z1端、三相绕组电压S1相接地，以减少连接线。这样，自整角机输出信号为线电压VS2、VS3和激磁电压VZ2三路。

电路中二极管和稳压二极管起到箝位和保护作用。两个运放分别构成加法和减法衰减电路，加法形成正弦信号，减法形成余弦信号，衰减比分别是1/150和/151。代表角度的正余弦信号为(6.11)

至此，已实现三相信号至正余弦信号的转换，但两路信号的幅度存在差异，可以考虑在软件中加以补偿。另一个问题是它们都是调制信号，需要解调。采用相敏检波器进行解调最为简单，但需增加成本。实际上，采用采样变频技术可以方便地去除载波分量。图6.26实现三相信号至正余弦信号转换的电路

2．峰值采样相敏检波

不失一般性，将式(6.11)中的

t用

t+

/2替代，考虑到

=2

/T，并用采样函数

(t－nT)分别对usin和ucos进行采样，得

(6.12)

可见，通过峰值采样，可以实现相敏检波。实现电路如图6.27所示。图中，LF198为采样-保持电路，一般应用可用廉价的商业级芯片LF398替代。S/H_CLK为采样时钟，由载波sin(

t+

/2)在t=nT时刻处理得到。这里，相位+

/2处为载波的峰值。图6.27峰值采样相敏检波电路

3．峰值采样时钟产生

图6.28给出了峰值采样时钟产生电路。输入级对激磁电压进行衰减(1/151)，二极管对起限幅作用。带反馈的CMOS反相器74HC04用做(非线性)放大和整形，反馈电阻实际上就是偏置电阻，将偏置电压设到半工作电压上。这一电路的功能为实现过零检测，如果噪声过大，会产生较多干扰脉冲，可用比较器代替反相器整形电路。

C302和R301构成微分电路，将由正弦波转换成的方波再变为窄脉冲，触发NE555电路，产生

/2延时后，经C303和R303构成的微分电路整成窄脉冲，最后由反相器驱动输出，作为峰值采样时钟。图6.28峰值采样时钟产生电路

4．信号进一步调理

经过峰值采样相敏检波后的正余弦信号，由于是有正有负的四象限信号，因此不能直接和DSP的ADC模块电路接口。为此，专门设计了一个四象限信号分解成绝对值电压和极性信号的电路，如图6.29所示。

电路中，上半部分构成了一个精密全波检波器，用第一个运放来克服二极管的导通电压阈值，第二个运放作为输出缓冲驱动。按信号整个链路考虑，此时的输出电压范围基本符合DSP的ADC模块输入电路要求。下半部分构成了一个带回差的史密斯型比较器，产生输入电压的极性输出信号；回差的作用可避免零电压时由于噪声的存在造成的输出跳变脉冲。输出电路上的分压(R111和R124)箝位(V106)功能保证了加到DSP的信号电平落在正常、安全的范围内。图6.29四象限信号分解成绝对值电压和极性信号电路

5．ADC和角度信息数字化

经过上述处理后，方位自整角机的正弦绝对值电压、余弦绝对值电压、极性信号通过J3的DB15插座的1、2和3脚输入到DSP的ADC输入端ADCIN00、ADCIN01和ADCIN02上；俯仰自整角机的正弦绝对值电压、余弦绝对值电压、极性信号通过J3的DB15插座的4、5和6脚输入到DSP的ADC输入端ADCIN03、ADCIN04和ADCIN05上。输入电路中插入了稳压二极管、电阻、电容组成的限幅、箝位、去干扰电路，如图6.30所示。稳压二极管的稳压值可取到3.6V，这样既可保护输入电压不致过高，又可防止稳压二极管性能不佳造成信号顶部的非线性压缩。空余的两个输入口作为速度反馈电压输入，不需速度反馈时，可作它用。

需特别指出，极性信号是数字信号，可通过DSP的通用I/O引脚输入。这里通过ADC输入，是为了简化电路连接。ADC后数字高者为电平“1”，低者为电平“0”。

在DSP中，首先校正正、余弦电压的幅度，保证两者均衡，然后计算角度值，具体分为直接计算法和跟踪环路滤波法两种方式。直接计算法就是求反正切，正余弦电压之比即角度的正切，求反正切即得轴角值。

由于干扰、漂移等多种原因，直接反正切法存在波动和离散值较大的缺点，容易造成跳码现象。图6.30DSP的ADC模块输入电路跟踪环路滤波法是模拟跟踪法的数字实现方式。工作原理如图6.31所示，传递函数为(6.13)

可以推导出差分方程为：

φ(k+1)=AE(k)+BE(k－1)+2φ(k)－φ(k－1)(6.14)式中，φ是角度(弧度)，E是误差，A、B为系数，且(6.15)

其中，d为阻尼比，ω0为轴角变化的角速度，Ts为采样时间间隔。要注意的是，若A、B系数取值不当会导致不收敛。图6.31连续域的跟踪滤波环式(6.14)可通过编程实现，程序中要注意角度信号、误差信号和系数的有效字长。至此，已得到天线的方位、仰角位置信息——数字量。6.3.3控制系统硬件设计

图6.32给出了基于DSP的雷达天线控制系统原理方框图。DSP具有较多的片内硬件资源和较强的运算处理能力，完整的DSP系统还包含有其它多种功能。左下角虚线方框内的部分为雷达天线控制系统。

通过ADC输入调理好的自整角机信号而实现轴角变换的电路部分，前面已经详细叙述过。图6.32基于DSP的雷达天线控制系统原理方框图

1．控制信号输出考虑

DSP天线控制系统的控制信号由缓冲器SN74AHC245(这个双向缓冲器接成单向输出模式)驱动，通过100 Ω阻尼电阻后，由DB9型插座J2输出，如图6.33所示。DSP天线控制系统输出的控制信号包括三个方面：方位控制信号，有代表方位误差控制电压的方位脉冲调宽信号(X)