第 2 章 微处理器及其体系结构

第2章微处理器及其体系结构2.18086CPU2.28086CPU的总线周期和操作时序

2.332位CPU结构及特点

2.464位CPU结构与特点

8086是Intel公司推出的最早应用到个人计算机（PC）上的CPU，随着科学技术的飞速发展，在8086的基础上，相继出现了增强型80x86及Pentium系列等更高档的PC，它们都兼容8086。2.18086CPU2.1.18086CPU的内部结构和功能

8086是Intel公司推出的第三代16位CPU，其最大主频为10MHz，是40脚双列直插封装（DualIn-LinePackage，DIP）的芯片。8086有16位数据总线、20位地址总线，在结构设计上，8086分为功能独立的两个逻辑部件模块，即总线接口部件（BusInterfaceUnit，BIU）和执行部件（ExecutionUnit，EU）。8086的内部结构如图2-1所示。1．总线接口部件CPU要处理的各种信息必须存放在存储单元或I/O端口中。总线接口部件负责CPU内部与存储器或I/O接口之间的信息传递，为执行部件提供数据信息和控制命令。总线接口部件由地址加法器、寄存器、地址总线和总线控制逻辑电路组成。其中，寄存器又可分为段寄存器（CS、DS、ES、SS共4个）、指令指针寄存器（IP）和指令队列缓冲器。总线接口部件主要实现以下功能。①根据段寄存器和指令指针寄存器或执行部件传递过来的16位有效地址，在地址加法器中形成20位物理地址。②根据物理地址所确定的存储单元，取出指令或数据（可以保持6B预先取出的指令队列），并按顺序送至执行部件执行。③负责传送在执行部件执行指令过程中需要的中间数据和执行部件运行的结果。④总线控制逻辑电路是CPU同外部引脚的接口电路，它负责执行总线周期，并在每个周期内把相应的信号线同相应芯片的引脚接通，完成CPU同存储器及I/O设备之间的信息传递。2．执行部件

执行部件由通用寄存器、暂存寄存器、算术逻辑部件（ArithmeticandLogicUnit，ALU）、标志寄存器和EU控制系统组成。执行部件负责指令的执行并产生相应的控制信号，主要包括以下功能。①通过EU控制系统自动连续地从指令队列中获取指令，并对指令进行译码。②根据指令译码所得的微操作码，向算术逻辑部件及相关寄存器发出控制信号，完成指令的执行。对数据信息的各种处理都是通过算术逻辑部件来完成的。③8个16位通用寄存器和1个标志寄存器，主要用于暂存运算数据、结果特征，确定指令和操作数的寻址方式以及控制指令的执行等。根据寄存器中的数据以及指令中提供的偏移量计算有效地址（即偏移地址），然后送至总线接口部件产生物理地址。2.1.28086CPU的编程结构寄存器组是CPU的主要组成部分。8086可以用来编程的有14个16位寄存器。按用途可以将其分为4类，即通用寄存器、指令指针寄存器、标志寄存器和段寄存器。它们通过不同的操作方式实现暂存CPU运行时所需的临时数据和信息。

8086内部寄存器的结构如图2-2所示。1．通用寄存器通用寄存器一共有8个，通常将其分为3类：数据寄存器、指针寄存器和变址寄存器。（1）数据寄存器AX、BX、CX、DX是一组16位通用数据寄存器，通常用于暂存计算过程中的操作数、计算结果或其他信息。AX、AL（Accumulator）：累加器，这是运算器中最活跃的寄存器，也是程序设计中最常用的数据寄存器。它们还被指定作为进行十进制调整、乘除法运算以及I/O等操作的专用寄存器。BX（Base）：在间接寻址中用作基址寄存器，用于存放数据段内存空间的基址。CX（Count）：计数寄存器，在串操作指令和LOOP指令中用作计数寄存器，用于存放字符串处理和循环操作的计数控制数值。DX（Data）：数据寄存器，用于在进行乘除法运算时扩展累加器，以及在进行I/O操作时提供间接端口地址。该类寄存器既可以用来存放操作数，又可以用来存放操作结果。（2）指针寄存器和变址寄存器SP、BP、SI和DI是一组只能按字访问的16位寄存器，主要为访问内存时提供16位偏移地址。其中SI、DI、BP也可以用来暂存运算过程中的操作数。一般情况下，编程时各寄存器的专门用途如下。SP（StackPointer）：堆栈指针，用于确定堆栈在内存中的栈顶的偏移地址（唯一用途）。BP（BasePointer）：基址指针，用来提供堆栈中某指定单元的偏移地址并将其作为基址使用。SI（SourceIndex）：源变址寄存器，在进行串操作时提供DS段中指定单元的偏移地址，也可用来存放变址地址。DI（DestinationIndex）：目标变址寄存器，在进行串操作时提供ES段中指定单元的偏移地址，也可存放变址地址。2.指令指针寄存器指令指针寄存器（InstructionPointer，IP）是一个16位专用寄存器，该寄存器的内容为当前需要执行指令的第一字节在存储器代码段内的地址。当该字节取出后，IP自动加1，即指向下一个指令字节。IP的内容又称偏移地址或有效地址，程序员不能对该指针进行存取操作，要改变该指针的值，可以通过程序中的转移指令、返回指令或中断处理来完成。3．标志寄存器标志寄存器（FlagRegister，FR）是一个16位的专用寄存器，如图2-3所示。在该标志寄存器中有意义的有9位，其中OF、SF、ZF、AF、PF、CF为状态标志位。状态标志表示执行某种（指令）操作后算术逻辑部件所处的状态，这些状态将会影响或控制某些后续指令的执行。DF、IF和TF为控制标志位，控制标志是通过程序设置的，每个控制标志对某种特定的功能起控制作用。（1）状态标志位①进位标志（CarryFlag，CF）。进位标志位反映指令执行后是否在最高位产生进位或借位，若产生进位或借位，则CF=1，否则CF=0。该标志主要用于多字节的加法或减法运算，各种移位指令和逻辑指令也会改变CF的状态。②奇偶校验标志（ParityFlag，PF）。奇偶校验标志位反映运算结果低8位的奇偶性。若低8位所含1的个数为偶数，则PF=1，否则PF=0。该标志可用于检查数据传送过程中是否发生错误。③辅助进位标志（AuxiliaryCarryFlag，AF）。在8位加减操作中，辅助进位标志位反映指令执行后低4位是否向高4位产生进位或借位，若产生进位或借位，则AF=1，否则，AF=0。该标志用于BCD码加减法运算结果的调整。④零标志（ZeroFlag，ZF）。零标志位反映运算结果是否为0。若运算结果为0，则ZF=1，否则ZF=0。⑤符号标志（SignFlag，SF）。符号标志位用于带符号数的运算，若运算结果为负，则SF=1，否则SF=0。SF的取值与运算结果的最高位（符号位）取值一致。⑥溢出标志（OverflowFlag，OF）。判断有符号数运算结果是否产生了错误。（2）控制标志位

①方向标志（DirectionFlag，DF）。方向标志位用来决定数据串（也简称串）操作时变址寄存器中的内容是自动增量还是自动减量。若DF=0，则变址寄存器自动增量；若DF=1，则变址寄存器自动减量。该标志位可用STD指令置DF=1，用CLD指令置DF=0。

②中断允许标志（InterruptEnableFlag，IF）。中断允许标志表示系统是否允许响应外部的可屏蔽中断。IF=1，表示允许中断；IF=0，表示禁止中断。中断允许标志位可用STI和CLI指令分别置1和置0。该标志对中断请求以及内部中断不起作用。

③陷阱标志（TrapFlag，TF）。陷阱标志位用来控制单步操作。若TF=1，则CPU工作于单步执行指令工作方式。CPU每执行一条指令就会自动产生一个内部中断，并转去执行中断处理程序，借以检查每条指令执行的情况。4．段寄存器在8086中，存储着3类信息，即指令代码信息、数据信息和堆栈信息。指令代码信息表示CPU可以识别并执行的操作；数据信息包括字符和数值，是程序处理的对象；堆栈信息保存着返回地址和中间结果。8086要求不同信息必须分别存放在存储器不同的存储段中。

①代码段寄存器（CodeSegment，CS）。代码段寄存器用来存放当前执行程序所在段的起始地址的高16位（亦称代码段地址）。

②堆栈段寄存器（StackSegment，SS）。堆栈段寄存器用来存放当前堆栈段起始地址的高16位（亦称堆栈段地址）。

③数据段寄存器（DataSegment，DS）。数据段寄存器用来存放当前数据段起始地址的高16位（亦称数据段地址）。

④附加段寄存器（ExtraSegment，ES）。附加段寄存器用来存放当前附加段起始地址的高16位（亦称附加段地址），通常也用来存放数据。2.1.38086CPU的引脚分布与工作模式8086采用40个引脚的双列直插式封装。

（1）地址/数据总线①AD15～AD0（输入或输出，三态）为分时复用地址/数据信号线，在执行存储器读写或I/O操作时，在总线周期的T1状态（一个总线周期由几个时钟周期组成，这里的时钟周期也称T状态）作为地址总线A15～A0使用。在其他时刻作为双向数据总线D15～D0使用。②A19/S6、A18/S5、A17/S4和A16/S3为分时复用地址/状态信号线，在进行存储器读/写操作的T1状态输出高4位地址A19～A16；对I/O操作时4个引脚全为低电平。在其他状态输出状态信息时，S6始终为低电平；S5为中断允许标志位IF的当前状态；S4、S3表示当前使用的段寄存器，

（2）控制总线控制总线有16根，其中8根有固定意义，另外8根随工作模式的不同而有不同的意义。有固定意义的总线对应引脚功能说明如下。①MN/MX（输入，引脚33）——工作模式控制线。接+5V电源为最小工作模式；接地时为最大工作模式。②RD（输出，三态，引脚32）——读控制信号。低电平有效，有效时表示CPU正在执行读操作。③INTR（输入，引脚18）——中断请求信号。高电平有效，当该引脚为高电平，并且中断标志位IF为“1”时，CPU在执行完现行指令后，将控制转移到相应的中断处理程序。若中断标志位IF为“0”，CPU不响应中断请求，继续执行下一条指令。④NMI（输入，引脚17）——不可屏蔽的中断请求信号。上升沿有效，不响应软屏蔽，当一个上升沿到来时，CPU在执行完现行指令后，立即进行中断处理，不受中断允许标志位IF影响。⑤RESET（输入，引脚21）——复位信号。⑤RESET（输入，引脚21）——复位信号。高电平有效，当有效时，CPU停止正在运行的程序，转而清除指令指针寄存器IP、数据段寄存器DS、附加段寄存器ES、堆栈段寄存器SS、标志寄存器FR和指令队列的值，使其值均为“0”，并置代码段寄存器CS为FFFFH。该信号结束后，CPU从地址为CS:IP=FFFFH:0000H

开始的存储单元执行指令。⑥READY（输入，引脚22）——输入准备好的信号。高电平有效，CPU在总线周期的T3状态开始检测该信号，当有效时，下一个时钟周期将数据放置到数据总线上或从总线上读取；若无效，CPU自动插入一个或若干个等待状态TW，直到该信号有效进入T4状态，完成数据传输。⑦TEST（输入，引脚23）——测试信号。低电平有效，当CPU执行WAIT指令时，每隔5个时钟周期对该引脚采样，若为高电平，CPU继续处于等待状态，直到出现低电平时，CPU才开始执行下一条指令。⑧BHE/S7（输出，三态，引脚34）——分时复用信号线。在总线周期T1状态输出BHE信号，BHE低电平有效，有效时使用高8位数据线AD15～AD8，无效时使用低8位数据线AD7～AD0。S7目前尚未定义。

（3）其他信号线①GND——地线。引脚1、20为接地端，双线接地。②VCC——电源线。引脚40为电源输入端，电源要求为正电源VCC（5V±10%）。③CLK——时钟信号输入端。引脚19为CLK，由8284提供所需的主频，占空比要求为33%（高电平占2/3周期、低电平占1/3周期），这样可以提供最佳的内部时钟信号。不同型号的CPU使用的主频也不同，8086使用的主频为5MHz，8086-1使用的主频为10MHz。2．工作模式8086根据MN/MX引脚连接形式不同，其工作模式可分为最小工作模式和最大工作模式。（1）最小工作模式当MN/MX引脚接+5V电源时，8086工作在最小工作模式。在最小工作模式下整个系统只有一个能执行指令的CPU，系统总线始终被该CPU控制，但允许系统中的DMA（DirectMemoryAccess，直接存储器访问）控制器（DMAC）临时占用总线。该方式适用于小系统情况，最小工作模式下的片总线结构和8086系统配置如图2-5所示。（2）最大工作模式当MN/MX引脚接地时，8086工作在最大工作模式。2.1.48086CPU对存储器的管理1．存储器的组织存储器是由许多连续的存储单元组成的，每个存储单元可根据硬件电路被分配唯一的单元编码，即存储单元地址，由软件通过指令对存储单元进行读/写操作。8086有20位地址线，最大的寻址空间为1MB（220B=1MB），其地址范围为00000H～FFFFFH（用5位十六进制数可表示20位二进制地址线）。8086将存储空间分为两个512KB的存储体，一个由奇地址构成，另一个由偶地址构成，由地址位A0来区分。2．物理地址和逻辑地址（1）物理地址在8086中，每个存储单元被分配唯一的地址编码（20位二进制代码），称为物理地址。物理地址就是存储单元的实际地址。CPU与存储器交换数据时所使用的地址就是物理地址。（2）逻辑地址在编写程序时使用的16位地址编码被称为逻辑地址，逻辑地址由16位段地址和16位偏移地址组成。逻辑地址是在编程的时候使用的一种虚拟地址，使用逻辑地址可以让程序员在编写程序时，不必关心自己的数据存放的物理位置，只需要按照16位地址信息编写就可以了。在程序运行时，CPU内部的总线接口部件将自动完成16位段地址和16位偏移地址向20位物理地址的转换。在8086中，16位的段地址必须存放在段寄存器中，它决定一个逻辑段的起始地址，亦可称为段基址，它实际上是20位物理地址的高16位。为了便于管理，每个段的起始地址应能被16整除，也就是说，它的20位地址中低4位应该为0，各个段的“段基址”分别存放在16位段寄存器CS、DS、SS或ES中。偏移地址为段内存储单元与所在段的起始地址之间的偏移量。（3）逻辑地址向物理地址的转换

段内任一单元的地址常用逻辑表达式“段地址:偏移地址”来描述。例如，逻辑地址0035H:0000H，表示段地址为0035H，偏移地址为0000H。图2-11所示为物理地址形成过程。可以看出，存储单元的20位物理地址是通过将16位的“段地址”左移4位后再加上16位的“偏移地址”形成的。逻辑地址和物理地址的转换关系为：物理地址=段地址×10H（左移4位）+偏移地址例如，在图2-10中，逻辑地址0035H:0001H，即段地址为0035H，偏移地址为0001H，则其物理地址为：物理地址=0035H×10H+0001H=00350H+0001H=00351H分段技术给编程寻址存储单元及存储器管理提供了便利，在实际使用时必须注意段地址与偏移地址的配合关系，见表2-32.1.58086CPU的工作过程在计算机执行程序（指令）前，必须将程序连续地存储在存储单元中。CPU的工作过程就是在硬件基础上不断执行指令的过程。设3条指令在内存中的起始逻辑地址为2000H：1000H，则起始物理地址为21000H该段程序（指令）执行过程如下。①总线接口部件自动取出代码段寄存器CS中的16位段地址2000H，然后取出指令指针寄存器IP中的16位偏移地址1000H（取出后IP内容自动加1为1001H），经地址加法器产生20位地址信息21000H，通过外部20位地址总线输出21000H，经存储器芯片译码后选定相应的存储单元。②CPU发出读命令，从选定的21000H存储单元中首先取出指令代码“10110000”，通过外部数据总线传送到总线接口部件的指令队列缓冲器中。这时，执行部件可以从指令队列缓冲器中取出指令代码执行指令，总线接口部件可以同时并行地继续从存储器中读取下一个存储单元的指令代码，IP的内容也自动指向下一个存储单元。③执行部件从总线接口部件指令代码的队列中按“先进先出”方式取出指令代码，经执行部件控制器分析（译码）产生一系列相应的控制命令。由于第一字节指令的功能是把该指令第二字节地址1001H单元的内容09H传送给累加器AL，在控制器所发出的控制命令作用下，执行部件从指令队列缓冲器取出数据09H经内部数据总线送入累加器AL。至此，第一条指令执行完毕。④执行部件继续从总线接口部件的指令队列中取第二条指令，经执行部件控制器分析产生一系列相应的控制命令，类似第一条指令的执行过程，完成累加器AL的内容09H加12H，将和送给累加器AL。⑤执行第三条指令，其功能为程序暂停执行。2.28086CPU的总线周期和操作时序计算机在运行时必须有严格的时序控制各种微操作。在时序的控制下，才能保障操作有序进行。计算机中常用的时序控制信号有时钟周期、总线周期和指令周期，并在此基础上形成和总线操作有关的几种基本操作时序。2.2.1时钟周期、总线周期和指令周期

1．时钟周期时钟周期是CPU的时间基准，是CPU运行时的最小时间单位。8086是在统一的时钟信号控制下，按节拍有序地工作。时钟周期由CPU的主频决定，主频越高，时钟周期越短，计算机运行速度越快。例如，某CPU主频为2GHz，则其时钟周期为5×10-10s。2．总线周期CPU对存储器或I/O接口的访问是通过总线来完成的。通常，将一次访问总线所需的时间称为一个总线周期，或称为机器周期。每当CPU要从存储器或I/O端口存取一个字节或字就需要一个总线周期，一个总线周期由若干个时钟周期组成。在8086中，总线周期通常由4个时钟周期（T1、T2、T3、T4）组成，处于时钟周期中的总线称为T状态。一个总线周期完成一次数据传送，至少要有传送地址和传送数据两个过程。传送地址在时钟周期T1内完成。传送数据必须在时钟周期T2、T3、T4内完成。否则在时钟周期T4后，将开始下一个总线周期。3．指令周期每条指令都包括取指令、译码和执行等操作，完成一条指令执行过程所需的时间称为指令周期，指令不同，执行周期也不尽相同。一个指令周期由若干个总线周期组成。时钟周期、总线周期和指令周期的关系如图2-12所示。2.2.2基本的总线时序

总线时序就是CPU通过总线进行操作时，总线上各信号在时间上的配合关系。CPU在总线上进行的操作，是指令译码器输出的微操作命令在外部时钟信号时序控制联合作用下的执行过程。常见的基本操作时序有读总线周期时序、写总线周期时序、中断响应操作时序、总线保持与响应时序和系统复位时序等。1．最小工作模式下的读总线周期时序8086完成从存储器或I/O端口读一个数据的操作是由读总线周期控制的，最小工作模式下的读总线周期时序如图2-13所示。读总线周期由4个时钟周期（T1～T4）组成，在CPU的读总线周期内，有关总线信号的变化如下。

①M/IO：在T1周期开始有效直到总线周期结束，读存储器时M/IO为高电平；读I/O端口时M/IO为低电平。②A19～A16/S6～S3：T1周期内，输出存储器单元或I/O端口的高4位地址，T2～T4周期内输出状态信息S6～S3。③BHE/S7：在T1周期内，BHE为低电平，表示高8位数据线上的信息可以使用。T2～T4周期内输出高电平。④AD15～AD0：在T1周期内，用来作为地址总线的低16位；T2周期内为高阻态；T3～T4周期内，用来作为16位数据总线，可以从总线接收数据；若在T3周期内不能将数据送到数据总线上，则在T3～T4周期内插入等待状态Tw，直到数据送入数据总线上，进入T4周期，在T4周期的开始下降沿，CPU采样数据总线。⑤ALE：系统中的地址锁存器利用该脉冲的下降沿来锁存20位地址信息以及BHE。⑥RD：读取选中的存储单元或I/O端口中的数据。⑦DT/R：在T1周期内输出低电平，表示本总线周期为读周期，在接有数据总线收发器的系统⑧DEN：低电平有效，在T2～T3周期内表示数据有效，在接有数据总线收发器的系统中，其用来实现数据的选通。2．最小工作模式下的写总线周期时序8086在对存储器或I/O端口写入一个数据时，进入写总线周期。最小工作模式下的写总线周期时序如图2-14所示。写总线周期时序与读总线周期时序很相似，大部分信号和读操作的信号类似，不同之处如下。AD15～AD0：在T2～T4周期内没有高阻态。WR：低电平有效，向选中的存储器或I/O端口写入数据。DT/R：高电平有效，在总线周期内保持为高电平，表示写周期，在接有数据总线收发器的系统中，其用来控制数据传输方向。3．中断响应操作时序CPU在执行中断响应操作时，需要经过两个总线周期，由硬件完成响应操作，然后才能转入中断处理程序执行。中断响应操作时序如图2-15所示。4．总线保持与响应时序在系统中的其他设备请求使用总线时，会向CPU发出请求信号HOLD，当CPU收到HOLD有效信号后，会在总线周期的T4或下一个总线周期的T1的下降沿输出保持信号HLDA，接着在下一个时钟周期开始，CPU将让出总线控制权。当外设的DMA传送结束时，HOLD信号变为低电平，则在下一个时钟周期的下降沿使HLDA信号变为无效信号。图2-16所示是总线保持与响应时序。5．系统复位时序8086的RESET引脚可以用来启动或复位系统。当CPU在RESET引脚检测到一个脉冲上升沿时，它将停止正在进行的所有操作，维持在复位状态，系统复位时序如图2-17所示。①在复位状态，除代码段寄存器CS被置为FFFFH外，CPU内部寄存器（包括指令指针寄存器）连同指令队列均被清0。当RESET信号变为高电平时，再过一个时钟周期，所有三态输出线都被置为高阻态，直到RESET信号变为低电平。②当RESET由高电平变为低电平时，CPU内部复位逻辑电路经过7个CLK时钟周期之后，CPU自动恢复正常。开始执行第一条指令的逻辑地址为CS:IP=0FFFFH:0000H，其物理地址为0FFFF0H。2.332位CPU结构及特点

32位CPU是指CPU处理一次数据的宽度为32位。随着大规模集成电路的发展，Intel公司先后推出了80386、80486、Pentium等32位的CPU。2.3.1从80286到80386的技术发展1．802861982年2月，Intel公司在8086的基础上推出了80286CPU。80286的官方名称为iAPX286，是Intel公司的一款x86系列CPU。80286集成了约13.4万个晶体管，机器字长为16位，主频由最初的6MHz逐步提高到后来的20MHz。其内部和外部数据总线皆为16位，地址总线为24位。与8086相比，80286寻址空间达到了16MB，可以使用外部存储设备模拟大量存储空间，从而大大扩展了80286的工作范围，还能通过多任务硬件控制使CPU在各种任务间来回快速切换，实现同时运行多个任务，其速度比8086提高了5倍甚至更多。80286有两种工作模式：实模式和保护模式。实模式下，80286与8086的工作方式一样，相当于一个快速8086。80286可直接访问的内存空间被限制在1MB，更多内存空间需要通过EMS或XMS内存机制进行映射才能进行访问。保护模式下，80286提供了虚拟存储管理和多任务的硬件控制，能直接寻址16MB内存和1GB的虚拟存储器，具有异常处理机制，这为后来Microsoft公司的多任务操作系统准备了条件。2．8038680386CPU将PC从“16位时代”带入了“32位时代”。80386被广泛应用在20世纪80年代中期到20世纪90年代中期的PC中。这些PC被称为“386计算机”，有时也简称“386”。（1）80386基本结构80386兼容8086和80286，是为多用户及多任务操作系统设计的一种高集成度芯片。80386的数据线、内部寄存器结构和操作均为32位，具有32位的外部地址线，能直接寻址4GB（232B）的物理地址空间，其虚拟存储空间为64TB（264B）。（2）32位CPU的编程结构

在80386及其以后的80x86CPU中，CPU内部通用寄存器扩展为32位，这些寄存器可以用来编程，在功能上和8086的基本相似，如图2-19所示。①通用寄存器：累加器EAX、基址寄存器EBX、计数寄存器ECX、数据寄存器EDX、源变址寄存器ESI、目的变址寄存EDI、基址指针EBP、堆栈指针ESP，这些寄存器的低16位与8086兼容，支持1位、8位、16位和32位操作数编程，既可以作为32位寄存器使用，也可以作为兼容8086规定的16位或8位寄存器使用。②专用寄存器：32位的指令指针EIP（8086中为16位的指令指针寄存器IP）它指向要执行的指令的偏移地址。32位标志寄存器EFLAGS（8086中为16位的标志寄存器FLAGS）包含当前的状态标志和控制标志。③段寄存器：段寄存器CS、DS、SS、ES仍然为16位，用来存放存储器的段基址，每个存储段的存储容量为64KB。增加了数据段寄存器FS和GS。在80386工作在实模式和虚拟86模式时，段寄存器存放16位段基址，与8086兼容。在保护模式下，段寄存器中存放的不是段基址，而是段选择子的指示器。段的全部信息存放在段描述符中，包括段基址、段的长度范围及段的各种属性，以实现对4GB程序存储器的寻址。（3）80386的特点80386的特点如下。①首次在x86CPU中实现32位系统。②可配合使用80387数学辅助CPU增强浮点运算能力。③首次采用高速缓存（外置）解决内存运行速度瓶颈问题。由于这些设计，80386的运算速度比其前代产品80286提高了几倍。④80386DX版本的内部和外部数据总线是32位，地址总线也是32位，可以寻址到4GB内存空间，并可以管理64TB的虚拟存储空间。（4）工作模式80386有3种工作模式：实模式、保护模式、虚拟86模式。实模式为磁盘操作系统（DiskOperatingSystem，DOS）的常用模式，直接访问内存空间被限制在1MB；保护模式下，80386DX版本可以直接访问4GB的内存空间，并具有异常处理机制；虚拟86模式可以同时模拟多个8086CPU来加强多任务处理能力。2.3.280486CPU1．80486CPU概述Intel公司推出了80486CPU，其内部通用寄存器、标志寄存器、指令寄存器、地址总线和外部数据总线都是32位的。与以前的CPU相比，80486在性能上有了很大改进，主要表现在以下几点。①把浮点数字协处理器和一个8KB的高速缓存首次集成进CPU内部，减少了外部数据传输环节，大大提高了微型计算机的运行速度。②指令系统首次采用精简指令集计算机（ReducedInstructionSetComputer，RISC）设计思想，使80486既具有复杂指令集计算机（ComplexInstructionSetComputer，CISC）类CPU的特点，又具有RISC类CPU的特点，采用该技术，其核心指令在1个时钟周期内就可完成。③在总线接口部件中没有突发式总线控制和缓存控制电路，支持突发式总线周期中从内存或外部缓存高速读取指令或数据。④将CPU内部通用寄存器和专用寄存器扩展为32位。这些改进使80486成为一款高性能的32位CPU，对多任务处理以及先进存储管理方式的支持更加完善、可靠。2．80486基本结构80486基本结构如图2-20所示，与以往CPU比较，除某些功能有了进一步改进外，内部新增了浮点运算部件和高速缓存部件。前者用于完成协处理器的功能，后者用于存放CPU最近使用的程序和数据。当CPU要访问存储器时，先访问缓存部件，只有要访问的数据不在缓存内时，才去访问存储器。这一改进明显提高了CPU的访问速度。80486由总线接口部件、指令预取部件、指令译码部件、控制/保护部件、算术与逻辑整数运算部件、浮点运算部件、分段部件、分页部件和8KB高速缓存部件等部分组成。这些部件既可以独立工作，也可以并行工作。在取指令和执行指令时，每个部件完成一项任务或某一