电子技术基础课件：计数器

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能够实现计数功能的电路称为计数器。它是应用最为广泛的典型时序电路，是现代数字系统中不可缺少的组成部分。它不仅用于对脉冲计数，还可用于定时、分频、数字运算等工作。

计数器种类很多，按对脉冲计数值增减分为：加法计数器、减法计数器和可逆计数器。8.2.2计数器下页上页首页

按照计数器中各触发器计数脉冲引入时刻分为：同步计数器、异步计数器。若各触发器受同一时钟脉冲控制，其状态更新是在同一时刻完成，则为同步计数；反之，则为异步计数器。

按照计数器循环长度可分为：二进制计数器、八进制计数器、十进制计数器、十六进制计数器、N进制计数器等。也就是不同的计数长度。下页上页首页

1.同步集成计数器

由于同步计数器的时钟脉冲同时触发计数器中所有触发器，各触发器状态更新是同步的，所以工作速度快，工作频率高。

（1）同步二进制计数器

同步二进制计数器一般由JK触发器转换成T触发器构成。因为T触发器只有两个功能：当T=1时，具有计数的功能；当T=0时，具有保持的功能，满足脉冲计数的要求。下页上页首页1）同步二进制加法计数器

同步二进制加法计数器一般由T触发器组成，图8-18所示是四位同步二进制加法计数器逻辑图，由四个接成T触发器和与门组成，CP是输入计数脉冲，电路靠触发器的状态来表示输出脉冲个数，C为进位输出端。

下页上页首页图8-18四位同步二进制加法计数器首先根据电路图写出各触发器的驱动方程：下页上页首页

将状态方程代入JK触发器的特征方程中

即可得到电路的输出方程：

下页上页首页○○○

根据状态方程与输出方程，可以计算出本电路的状态表如表8-16所示

设计数器电路初始状态为“0000”，根据状态表所列状态变化，可以得到如图8-19所示的状态图。

下页上页首页图8-19状态图

根据状态表，可以画出电路的工作时序图，如图8-20所示。

下页上页首页图8-20时序图

由图8-19所示状态图可见，图8-18电路中每一位均以二进制加法对脉冲计数，因此是四位二进制加法计数器。每来一个脉冲计数器自动加1，按0000→0001→0010→0011……→1111→0000规律循环。该计数器n=4，N=24=16，可记录（N-1）=15个脉冲。在第16个脉冲到来时，计数器返回至初态0000，且C==1，产生一个进位脉冲n位计数器的计数长度为2n。

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由图8-20不难看出，第一级触发器F0来一个CP脉冲，状态翻转一次，输出Q0的频率为CP脉冲的1/2，第二级触发器F1来两个CP脉冲，状态翻转一次，输出Q1的频率为CP脉冲的1/4……依此类推，第n+1级触发器输出信号频率为CP脉冲1/2n也就是说，每经过一级触发器，输出信号频率降低1/2，这就是计数器的分频作用。下页上页首页2）同步二进制减法计数器

如图8-21所示为四位二进制减法计数器逻辑图。下页上页首页图8-21四位同步二进制减法计数器

它与加法计数器相似，除最低位外，其余各触发器的输入端均取自低位触发器的

端，借位输出B为各触发器

端输出相与的结果，从而构成减法计数器电路。

根据电路图写出各触发器的驱动方程和输出方程，得到各触发器的特征方程。可以得到如表8-17四位同步二进制减法计数器的状态表。

也可以得到如图8-22所示状态图。下页上页首页图8-22四位同步二进制减法计数器状态图

也可以得到图8-23所示时序图。下页上页首页图8-23四位同步二进制减法计数器时序图（2）同步十进制计数器

我们把二-十进制计数器叫做十进制计数器。二-十进制有多种编码，这里介绍常用的8421编码的十进制计数器。1）同步十进制加计数器

图8-24所示是由四个JK触发器和一个进位门构成的同步十进制加法计数器，CP是输入计数脉冲，C是进位输出信号。图8-24同步十进制加法计数器

首先根据电路图写出各触发器的时钟方程、驱动方程和输出方程：

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将状态方程代入JK触发器的特征方程中即可得到电路的驱动方程：下页上页首页

设

=0000，根据状态方程与输出方程，可以计算出本电路的状态表如表8-18所示

根据表8-18状态转换表画出电路状态图和时序图，分别见图8-25和图8-26。下页上页首页

图8-25同步十进制加法计数器状态图下页上页首页图8-268421码十进制加法计数器时序图2）同步十进制减计数器

图8-27所示为同步十进制减计数器，分析方法同上，不再重复。

下页上页首页图8－27同步十进制减计数器2.异步计数器

（1）异步二进制计数器1）异步二进制加法计数器

在T触发器中，T1时，为只有翻转功能的T＇触发器，只要有效时钟脉冲到来就翻转。把T＇触发器串接起来，便可构成n位二进制异步计数器。下页上页首页

图8-28所示为三位异步二进制加法计数器逻辑图，由三级T＇触发器组成。Q为各触发器的输出端，C为进位输出。下页上页首页图8-28三位异步二进制加法计数器

根据T＇触发器的翻转规律即可画出一系列CP脉冲信号作用下各输出端波形时序图如图8-29所示。下页上页首页图8-29三位异步二进制加法计数器时序图

根据时序图可以列出电路的状态转换表，画出状态图，如图8-30所示。

下页上页首页图8-30三位异步二进制加法计数器状态图2）异步二进制减法计数器

图8-31所示的是由T＇触发器构成的。三位异步二进制减法计数器逻辑图。与加法计数器比较，它们在结构上很相似，都是将低位触发器的输出端接到高位触发器的CP端，不同的是，加法计数器的Q端接高位触发器的CP端，而减法计数器是以低位触发器的

端接高位触发器的CP端。

图8-31三位异步二进制减法计数器逻辑图

异步二进制减法计数器的分析方法不作赘述。表8-19为图8-31的功能表，图8-31和图8-32分别为图8-31的状态图和波形图。

表8-19三位异步二进制减法计数器功能表

图8-32三位异步二进制加法计数器状态图图8-32三位异步二进制加法计数器时序图

（2）异步十进制计数器1）异步十进制加法计数器

图8-33所示为异步十进制加法计数器逻辑图。它由四个JK触发器和两个与非门构成，CP是输入计数脉冲，C是进位信号，

是复位端。图8-33异步十进制加法计数器逻辑图

首先根据电路图写出各触发器的时钟方程、驱动方程和输出方程：

时钟方程：

驱动方程：

输出方程：

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将状态方程代入JK触发器的特征方程中即可得到电路的驱动方程：CP下降沿有效

下降沿有效

下降沿有效

下降沿有效

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设=0000，依次代入状态方程组和输出方程，计算结果列于表8-20计算时要注意状态方程组中，每个方程式的有效时钟条件。表8-20异步十进制加法计数器状态表

根据状态表画出状态图如图8-34所示。下页上页首页图8-34异步十进制加法计数器状态图

根据状态表画时序图如图8-35所示。下页上页首页图8-35异步十进制加法计数器时序图2）异步十进制减法计数器

图8-36为异步十进制减法计数器的逻辑图，异步十进制减法计数器的分析方法与异步十进制加法计数器相同。下页上页首页图8-36异步十进制减法计数器3.常用集成计数器

计数器的应用非常广泛，可应用于各种数字运算、测量、控制及信号产生电路中。目前，各种不同功能的计数器已经做成中规模集成电路，并逐步取代了触发器组成的计数器。中规模集成计数器常用的定型产品有4位二进制计数器、十进制计数器等。下页上页首页

（1）同步二进制加法计数器74LS16174LS161可预置同步二进制加法计数器，以74LS161为例作以介绍，图8-37所示为集成4位同步二进制计数器74LS161相关电路图，其具有异步清零、同步并行置数、同步二进制加法计数、保持的功能。

图中

是输入计数脉冲，也就是加到各个触发器时钟输入端的时钟脉冲；

是清零端；

是置数端；

和

是计数器工作状态控制端；

是并行输入数据端；

是进位信号输出端；

是计数器状态输出端。下页上页首页74LS161具有下列功能如下：1）异步清零功能。当=0时，不管其他输入信号为何状态，计数器直接清零，与CP脉冲无关。2）同步并行置数功能。当=1、=0时，在

上升沿到达时，不管其他输入信号为何状态，并行输入数据

进入计数器，使

，即完全成了并行置数功能。而如果没有

上升沿到达，尽管=0，也不能使预置数据进入计数器。

3）同步二进制加法计数功能。当==1时，若

==1，则计数器对

脉冲按照自然二进制码循环计数（

上升沿翻转）。当计数状态达到1111时，=1，产生进位信号。4）保持功能。当==1，若·=0，则计数器将保持原来状态不变。对于进位输出信号有两种情况：若

，则=0；若

，则

。

集成计数器74LS163除了采用同步清零方式外，即当

=0时，只有在CP脉冲上升沿到来时计数器才清零。其逻辑功能、计数工作原理和引出端排列与74LS161没有区别。下页上页首页（2）集成4位同步十进制计数器74LS16074LS160与74LS161引脚排列图完全一样，但是74LS160为4位同步十进制计数器，管脚功能可以参考74LS161使用即可。利用异步清零端

和同步置数端

也可以设计小于10的任意进制计数器，请读者自行分析，设计。下页上页首页

（3）异步二－五－十进制计数器74LS90

图8-38是异步二－五－十进制计数器74LS90的引脚图。由图可知该电路有两个脉冲信号输入端CP0、CP1，R01、R02为清零控制端，S91、S92为置9控制端，均为高电平有效，其中置9功能的优先等级高于清零控制端。

为输出端，高低位的区分由芯片外围电路决定的。图8-3874LS90异步二－五－十

进制计数器引脚图

该电路的逻辑功能如下：

（1）直接清零：当R01＝R02＝1，S91与S92中有一个为0时，各触发器同时清零，计数器实现异步清零功能。

（2）异步置9：当S91＝S92＝1，R01与R02中有一个为1时，可使计数器实现异步置9的功能，根据芯片外围电路连接不同，又有8421和5421之分。

（3）计数：当R01＝R02＝0，S91＝S92＝0，根据CP0、CP1不同的接法，对输入计数脉冲可进行二－五－十进制计数。下页上页首页

若在CP0端输入计数脉冲，

作为输出，可实现一位二进制计数（即模2计数）功能。

若在CP1端输入计数脉冲，

作为输出，即可实现五进制计数的功能。

若在CP0端输入计数脉冲，并将

和CP1连接，

输出，其中

最高位，

最低位，则可实现8421BCD码计数器的功能。下页上页首页8421BCD码十进制加法计数器见图8-39（a）所示。若在CP1端输入计数脉冲，并将

和CP0连接，

输出，其中

最高位，

最低位，则可实现5421BCD码计数器的功能。5421BCD码十进制加法计数器见图8-39(b)所示。下页上页首页图8-39用74LS90构成的十进制加法计数器3.集成计数器构成N进制计数器方法

集成计数器功能全，除上述用于计数外，还设有异步清零、予置数和保持等功能，因而广泛应用。同时，中规模集成电路设置多个输入端，主要用于功能扩展。

常见的集成计数器，一般为二进制（多位二进制）和十进制计数器，若要构成任意进制，即N进制，如五进制、七进制、十二进制等模数（进制数）不等于2n的计数器，通常采用以下几种方法。下页上页首页

（1）反馈清零法

反馈清零法是将原为M进制的计数器，利用计数器的异步置零端。当计数器从初始置零状态计入N个计数脉冲后，将N的二进制状态反馈至置0端，使计数器强制清零、复位，再开始下一计数循环。计数器跳过（M-N）个状态，得到N进制计数器（M>N）。下页上页首页

例8-1采用反馈清零法，利用74LS161构成十进制计数器。

解：由于M＝10，所以电路应该实现到第10个脉冲到来时，计数器要结束一次有效循环，又考虑到74LS161异步清零端

为低电平有效，且是异步清零，故反馈电路的输出简化表达式为

，由此，可得到模10计数器的连线图，如图8-40所示。下页上页首页图8-40利用异步清零端构成的十进制计数器例8-2采用反馈清零法，利用74LS90构成六进制计数器。

解：用反馈归零法设计8421BCD码六进制和5421BCD码六进制计数器，由于74LS90实现异步清零的功能，且R01、R02高电平为有效逻辑信号，所以要实现8421BCD码六进制应在构成8421BCD码十进制电路的基础上，选择

经过与门接到清零控制端上即可，见图8-41（a）所示。下页上页首页

同样，要实现5421BCD码六进制应在构成5421BCD码十进制电路的基础上，选择

经过与门接到清零控制端上即可，见图8-41（b）所示。

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（2）反馈置数法

采用反馈置数法构成N进制计数器电路，计数器必须具有预置数功能。其方法是：利用予置数功能端，使计数过程中，跳过（M-N）个状态，强行置入某一设置数，当下一个计数脉冲输入时，电路从该状态开始下一循环。下页上页首页

例8-3采用反馈置数法，利用74LS161构成十进制计数器。

解：图8-42是用反馈置数法构成的十进制计数器，由于74LS161的置数端

为低电平有效，且是同步置数。故应选择

通过与非门反馈到

端以实现十进制计数器。下页上页首页图8-42利用同步置数法构成的十进制计数器

例8-4采用反馈置数法，利用74LS191构成十进制计数器。

解：74LS190和74LS191是单脉冲4位同步加/减可逆计数器，其中74LS190为8421BCD码十进制计数器，74LS191为BCD码十六进制计数器，两者的引脚排列图和引脚功能完全一样。

需要指出的是正脉冲输出端CO/BO及负脉冲输出端

，二者在加计数到最大计数值时或减到零时，都发出脉冲信号；不同之处是，CO/BO端发出一个与输入时钟相等且同步的正脉冲，

端发出一个与脉冲信号低电平时间相等且同步的负脉冲。下页上页首页

用74LS191的CO/BO输出端通过门电路反馈到

端，改变预置输入数据，就可以改变计数器的模M（分频数）。用一片74LS191和门电路构成十进制加法计数器，如图8-43所示。预置数N＝1111－1010＝0101。当计数器计数到暂态1111瞬间，CO/BO＝1，

＝0，计数器立即再次装入0101，计数器这样在0101～1110之间循环计数。图8-43M=10的加法计数器

（3）级联法

把集成计数器级联起来扩展容量，一般都设置