数字电子技术基础 课件 第7章 时序逻辑电路

数字电子技术基础第1章信号与电子电路概述第2章数制和编码第3章基本逻辑关系与逻辑门第4章逻辑代数与逻辑函数第5章Verilog硬件描述语言和Quartus软件第6章组合逻辑电路第7章时序逻辑电路第8章模数和数模转换第9章脉冲信号电路第10章数字系统设计实践第7章时序逻辑电路7.1

触发器

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触发器7.1.1基本RS触发器1.电路构成7.1

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触发器

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触发器3.逻辑符号4.逻辑功能描述（1）特性表与非门成的基本RS触发器的特性表见表7-1。7.1

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（3）状态转换图图7-8是由与非门构成的基本RS触发器的状态转换图，0和1是触发器的两个状态，箭头方向代表从现态到次态，弧线旁是状态转换的条件，x表示任意状态。（4）时序图触发器的功能也可以用输入输出波形图直观地表示出来，下面通过例7-1进行介绍。7.1

触发器

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触发器7.1.2钟控触发器1.钟控RS触发器（钟控RS锁存器）7.1

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触发器2.钟控D触发器（D锁存器）7.1

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触发器3.钟控触发器的空翻7.1.3边沿触发器1.边沿JK触发器7.1

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触发器①该器件有16个引脚，使用时第8引脚接地，第16引脚接VCC。②该器件包含两个完全相同的边沿J触发器，分别用端口名称前的阿拉伯数字1和2进行区分。7.1

触发器

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触发器2.边沿D触发器7.1

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触发器3.边沿T触发器7.1

触发器7.1.4触发器之间的相互转换7.2时序逻辑电路的分析7.2.1同步时序逻辑电路的分析①根据逻辑电路图写出各触发器的驱动方程（激励方程）和输出方程。②将驱动方程代入各触发器的特性方程得到触发器的次态方程（即状态方程）。7.2时序逻辑电路的分析③根据状态方程和输出方程，分析得到时序逻辑电路的状态转换表。④由状态转换表画出状态转换⑤分析得到电路的逻辑功能。【例7-3】电路如图7-31所示，列出状态转换表，画出状态转换图，分析逻辑功能。解：电路只含有一个下降沿触发的边沿J触发器，没有组合逻辑电路的输入和输出信号，是最简单的时序逻辑电路。1）写出各个方程。7.2时序逻辑电路的分析2）根据状态方程得到状态转换表（见表7-11），并画出状态转换图（见图7-32）。3）逻辑功能分析。【例7-4】分析图7-33所不时序逻辑电路，列出状态转换表，画出状态转换图和Q1、Q0的波形。解：电路含有两个下降沿触发的边沿J触发器，由同一个CLK提供时钟信号，属于同步时序逻辑电路。1）写出各个方程。7.2时序逻辑电路的分析2）将Q1Q0的4种状态代入状态方程，可得状态转换表，见表7-12。7.2时序逻辑电路的分析3）根据状态转换表画出状态转换图。4）画出时序图。5）逻辑功能分析。【例7-5）试分析图7-35所示时序逻辑电路，列出状态转换表，画出状态转换图和时序图。7.2时序逻辑电路的分析解：该电路力同步时序逻辑电路，X、Y分别是电路的输入和输出信号。1）写出各个方程。7.2时序逻辑电路的分析2）列出状态转换表，见表7-13。7.2时序逻辑电路的分析3）画出状态转换图及时序图，如图7-36所示。7.2时序逻辑电路的分析4）逻辑功能分析。7.2时序逻辑电路的分析7.2时序逻辑电路的分析4）逻辑功能分析。5）画出时序图。7.2时序逻辑电路的分析7.2.2异步时序逻辑电路的分析7.2时序逻辑电路的分析7.2时序逻辑电路的分析1）写出各个方程。①时钟方程为②输出方程为③驱动方程为④将各驱动方程代入D触发器的特性方程，得到各触发器的状态方程为7.2时序逻辑电路的分析2）将的4种状态代入上面的状态方程，可得状态转换表，见表7-15。3）根据状态转换表可得状态转换图和时序图，如图7-42所示。7.2时序逻辑电路的分析4）逻辑功能分析。【例7-8】分析图7-43所示时序逻辑电路，列出状态转换表，画出状态转换图和Q2、Q1、Q0的波形。解：电路含有3个下降沿触发的边沿JK触发器，其中FF0和FF2共用一个时钟CLK，但FF1的时钟是由FF0的Q0提供的，因此属于异步时序逻辑电路。7.2时序逻辑电路的分析1）写出各个方程。①时钟方程为②驱动方程为③将各驱动方程代入J触发器的特性方程，得到各触发器的状态方程內7.2时序逻辑电路的分析2）将的8种状态代入上面的状态方程，可得状态转换表，见表7-16。7.2时序逻辑电路的分析3）根据状态转换表可得状态转换图和时序图，如图7-44所示。7.2时序逻辑电路的分析4）逻辑功能分析。7.3时序逻辑电路的设计1）根据给定的逻辑功能建立原始状态转换图。2）状态化简。3）状态编码。4）列出状态方程和输出方程（如果有）。5）列出驱动方程。7.3时序逻辑电路的设计6）画出逻辑电路图。7）检查能否自启动。【例7-9】使用D触发器设计一个带进位输出标志位Y的同步8421BCD码加法计数器。解：1）画出状态转换图，列出状态转换表。7.3时序逻辑电路的设计7.3时序逻辑电路的设计2）对无关项进行处理，得到改进后的全状态转换图和全状态转换表。7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计3）写出状态方程、驱动方程和输出方程。4）完成电路图。7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计2）状态化简。7.3时序逻辑电路的设计3）状态编码。7.3时序逻辑电路的设计4）写出状态方程和输出方程。7.3时序逻辑电路的设计5）写出驱动方程，完成电路图。7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计2）状态编码。7.3时序逻辑电路的设计3）写出状态方程和输出方程。7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计7.3时序逻辑电路的设计4）写出驱动方程，完成电路图。7.3时序逻辑电路的设计7.4常用的时序逻辑功能器件7.4.1基本寄存器7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4.2移位寄存器1.单向移位寄存器7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件2.双向移位寄存器7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4.3集成计数器1.二进制计数器7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件1）当CLEAR为低电平时，不管输入端的LOAD、DCBA、CLOCK、ENABLE-P、ENABLE-T是什么状态，也不管输出端QD~QA的现态是什么，电路实现异步复位，将QD~QA清零（Clearoutputstozero）。2）当CLEAR变高电平时，如果LOAD是低电平，时钟脉冲CLOCK的上升沿到来那一刻，电路实现置数，图中D~A的值是1100，所以QD~QA被置1100，即十进制数的12(Presettobinarytwelve)。3）当CLEAR、LOAD、ENABLE-P、ENABLE-T都是高电平时，时钟脉冲CLOCK的上升沿到来那一刻，电路实现计数，图中QD~QA的状态变化是1100⟶1101⟶1110⟶1111⟶0000→0001→0010(Counttothirteen,fourteen,fifteen,zero,oneandtwo。4）CIEAR和LOAD是高电平，ENABLE-P和ENABLE-T有任何一个是低电平，不论其他输入端口是什么状态，电路实现保持（Inhibit），图中QD~QA始终维持0010的状态。7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件2.十进制计数器7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件3.可逆计数器7.4常用的时序逻辑功能器件4.任意进制计数器的构成（1）反馈复位法!反馈复位法是利用反馈电路产生一个控制信号，并将其送至集成计数器的复位端，使计数器各输出端复位，从而达到实现任意进制计数器的目的。7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件（2）反馈置数法!反馈置数法是利用反馈电路产生一个控制信号给集成计数器的置数端，使计数器输出端状态等于输入数据，从而达到实现任意进制计数器的目的。7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件（3）级联反馈法根据任意进制计数器的模，判断需要几片集成计数器，再利用反馈电路产生控制信号给集成计数器的复位端或置数端，从而达到实现任意进制计数器的目的。①低位片74LS160和高位片74LS160受同一个时钟脉冲控制，所以该电路是同步时序逻辑。7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.4常用的时序逻辑功能器件7.5有限状态机7.5.1概述7.5.2有限状态机的组成（1）状态（State）状态是系统在某一特定时间点的情况或条件描述。（2）输入（Input）输入是外部环境传递给有限状态机的信息或信号。（3）转移（Transition）转移是有限状态机从一个状态变为另一个状态的过程。7.5.3有限状态机的类型（1）Moore型状态机在Moore型状态机中，输出仅取决于当前状态，与当前输入无关。（2）Mealy型状态机与Moore型状态机不同，Mealy型状态机的输出取决于当前状态和当前输入。7.5.4有限状态机的设计过程（1）确定状态和输入首先，需要理解系统应该如何响应不同的输入序列，这通常需要通过分析系统的需求和行为来完成。7.5有限状态机（2）定义状态转移和输出对于每个可能的状态和输入组合，需要定义一个结果状态和一个输出。（3）创建状态转移图或状态转移表这是一种可视化方法，可以清楚地显示所有的状态、输入、转移和输出。（4）实现有限状态机有多种方法可以实现有限状态机，一种常见的方法是使用硬件描述语言（如Verilog或VHDL）进行编程，另一种方法是使用数字逻辑门（如与门、或门、非门等）构建电路。7.5.5有限状态机的应用（1）交通灯控制器交通灯控制器是有限状