2021年北京理工大学计算机应用技术专业《计算机组成原理》科目期末试卷B(有答案)

2021年北京理工大学计算机应用技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、关于LRU算法，以下论述正确的是（）。A.LRU算法替换掉那些在Cache中驻留时间最长且未被引用的块B.LRU算法替换掉那些在Cache中驻留时间最短且未被引用的块C.LRU算法替换掉那些在Cache中驻留时间最长且仍在引用的块D.LRU算法替换掉那些在Cache中驻留时间最短且仍在引用的块2、假定编译器将赋值语句“x=x+3；”转换为指令“addxaddr，3”，其中xaddr是x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（WriteTrough）方式，则完成该指令功能需要访问主存的次数至少是（）。A.0B.1C.2D.343、在浮点机中，（）是隐藏的。A.阶码B.数符C.尾数D.基数4、假设寄存器的内容为00000000，若它等于-128，则该机器采用了（）。A.原码B.补码C.反码D.移码5、有如下C语言程序段：（）shortsi=-32767；unsignedshortusi=si；执行上述两条语句后，usi的值为A.-32767B.32767C.32768D.327696、在计数器定时查询方式下，正确的描述是（）。A.总线设备的优先级可变B.越靠近控制器的设备，优先级越高C.各设备的优先级相等D.对硬件电路故障敏感7、内部总线（又称片内总线）是指（）。A.CPU内部连接各寄存器及运算部件之间的总线B.CPU和计算机系统的其他高速功能部件之间互相连接的总线C.多个计算机系统之间互相连接的总线D.计算机系统和其他系统之间互相连接的总线8、已知计算机A的时钟频率为800MHz，假定某程序在计算机A上运行需要12s。现在硬件设计人员想设计计算机B，希望该程序在B上的运行时间能缩短为8s，使用新技术后可使B的时钟频率大幅度提高，但在B上运行该程序所需要的时钟周期数为在A上的1.5倍。那么，机器B的时钟频率至少应为（）能运到所希望的要求。A.800MHzB.1.2GHzC.1.5GHzD.1.8GHz9、计算机硬件能够直接执行的是（）。1.机器语言程序IⅡ.汇编语言程序Ⅲ.硬件描述语言程序入A.仅IB.仅I、ⅡC.仅I、ⅢD.I、Ⅱ、Ⅲ10、单周期处理器中所有指令的指令周期为一个时钟周期。下列关于单周期处理器的叙述中，错误的是（）。A.可以采用单总线结构数据通路B.处理器时钟频率较低C.在指令执行过程中控制信号不变D.每条指令的CPI为111、某指令格式如下所示。OPMID其中M为寻址方式，I为变址寄存器编号，D为形式地址。若采用先变址后间址的寻址方式，则操作数的有效地址是（）。A.I+DB.（I）+DC.(（I）+D)D.（（I））+D12、假设变址寄存器R的内容为1000H，指令中的形式地址为2000H：地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，则变址寻址方式下访问到的操作数是（）。A.1000HB.2000HC.3000HD.4000H13、下列寻址方式中，最适合按下标顺序访问一维数组的是（）。A.相对寻址B.寄存器寻址C.直接寻址D.变址寻址14、中断响应是在（）A.一条指令执行开始B.一条指令执行中间C.一条指令执行之术D.一条指令执行的任何时刻15、若每个汉字用16×16的点阵表示，7500个汉字的字库容量是（）A.16KBB.240KBC.320KBD.IMB二、填空题16、指令格式是指令用_______表示的结构形式，通常格式中由操作码字段和_______字段组成。17、RISC的中文含义是______，CISC的中文含义是______18、PCI总线采用_______仲裁方式，每一个PCI设备都有独立的总线请求和总线授权两条信号线与_______相连。19、不同机器有不同的_________RISC指令系统是_________指令系统的改进。20、多媒体CPU是带有_______技术的处理器，它是一种多媒体扩展结构技术，特别适合于_______处理。21、在计算机术语中，将______和______和在一起称为CPU，而将CPU和______合在一起称为主机。22、并行I/O接口_______和串行I/O接口_______是两个目前最具权威性和发展前景的标准接23、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。24、对存储器的要求是________、________、________为了解决这三个方面的矛盾。计算机采用多级存储器体系结构。25、按照总线仲裁电路的位置不同，可分为________仲裁和________仲裁。三、名词解释题26、操作系统：27、水平型微指令：28、伪指令：29、系统总线：四、简答题30、试比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。31、在DMA方式预处理（初始化）阶段，CPU通过程序送出哪些信息？32、试比较同步控制、异步控制和联合控制的区别。33、指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。五、计算题34、一个16K×16位的存储器，有lK×4位的DRAM芯片，内部结构由64×64构成，试问：1）采用异步刷新方式，如果最大刷新间隔为2ms，则相邻两行之间的刷新间隔是多少？2）如果采用集中刷新方式，则存储器刷新一遍最少用多少个存储周期？设存储器的存储周期为0.5us，“死区”占多少时间？“死时间率”为多少（刷新周期为2ms）？35、已知计算机的字长为32位，存储器的容量为1MR.如果按字节、半字、字、双字寻址，寻址范围各是多少？36、某Cache采用全相联映射，且此Cache有16块，每块8个字，主存容量为216个字（按字寻址），Cache开始为空。Cache存取时间为40ns；主存与Cache间传送8个字需要lus。1）计算Cache地址中标记位数和块内地址位数。2）程序首先访问主存单元20，21，22，…，45，然后重复访问主存单元28，29，30，…，45四次（假设没有命中Cache，将主存对应块一次全部读入Cache中，且第一块从0开始计数），试计算Cache的命中率。3）计算上述程序总的存取时间。六、综合题37、在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很有趣，因为它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：1.Tpedefintarraya[2][2]；2.3.voidtransposel（arraydst，arraysrc）4.{5.inti，j；6.for（i=0；i<2；1++）{7.for（j=0；j<2；j++）{8.dst[j][i]=src[i][j]；9.}10.}11.}假设在一台具有如下属性的机器上运行这段代码：sizeof（int）==4。src数组从地址0开始，dst数组从地址16开始（十进制）。只有一个L1数据高速缓存，它是直接映射的、直写、写分配，块大小为8个字节。这个高速缓存总的大小为16个数据字节，一开始是空的。对src和dst数组的访问分别是读和写不命中的唯一来源。问题如下：1）对每个row和col，指明对src[row][col]和dstfrow][col]的访问是命中（h）还是不命中（m），例如，读src[0][0]会不命中，写dst[0][0]也不命中，并将结果填至下列表格中。2）对于一个大小为32数据字节的高速缓存，指明src和dst的访问命中情况，并将结果填至下列表格中。38、某16位计算机的主存按字节编码，存取单位为16位；采用16位定长指令字格式：CPU采用单总线结构，主要部分如下图所示。图中R0~R3为通用寄存器：T为暂存器：SR为移位寄存器，可实现直送（mov）、左移一位.（left）和右移一位（right）3种操作，控制信号为SRop，SR的输出由信号SRout控制：ALU可实现直送A（mova）、A加B（add）、A减B（sub）、A与B（and）、A或B（or）、非A（not）、A加1（inc）7种操作，控制信号为ALUop。请回答下列问题。1）图中哪些寄存器是程序员可见的？为何要设置暂存器T？2）控制信号ALUop和SRop的位数至少各是多少？3）控制信号SRout所控制部件的名称或作用是什么？4）端点①~=9\*GB3⑨中，哪些端点须连接到控制部件的输出端？5）为完善单总线数据通路，需要在端点①~=9\*GB3⑨中相应的端点之间添加必要的连线。写出连线的起点和终点，以正确表示数据的流动方向。6）为什么二路选择器MUX的一个输入端是2？39、假定CPU主频为50MHz，CPI为4。设备D采用异少中行通信方式向主机传送7位ASCII字符，通信规程中有1位奇校验位和1位停止位，从D接收启动命令到字符送入IO端口需要0.5ms。请回答下列问题，要求说明理由。（1）每传送一个字符，在异步串行通信线上共需传输多少位？在设备D持续上作过程中，每秒钟最多可向1/0端口送入多少个字符？（2）设备D采用中断方式进行输入/输出，示意图如下：I/O端口每收到一个字符申请一次中断，中断响应需10个时钟周期，中断服务程序共有20条指令，其中第15条指令启动D工作。若CPU需从D读取1000个字符，则完成这一任务所需时间大约是多少个时钟周期？CPU用于完成这一任务的时间大约是多少个时钟周期？在中断响应阶段CPU进行了哪些操作？

参考答案一、选择题1、A2、B3、D4、D5、D6、A7、A8、D9、A10、A11、C12、D13、D14、C15、B二、填空题16、二进制代码地址码17、精简指令系统计算机复杂指令系统计算机18、集中式中央仲裁器19、指令系统CISC20、MMX图像数据21、运算器控制器存储器22、SCSIIEEE139423、总线时钟固定24、容量大速度快成本低25、集中式分布式三、名词解释题26、操作系统：主要的系统软件，控制其它程序的运行，管理系统资源并且为用户提供操作界面。27、水平型微指令：水平型微指令的特点是一次能定义并执行多个并行操作的微命令。从编码方式看，直接编码、字段直接编码、字段间接编码以及直接编码和字段直接和间接混合编码都属水平型微指令。其中直接编码速度最快，字段编码要经过译码，故速度受影响28、伪指令：汇编语言程序所提供的装入内存中的位置信息，表示程序段和数据段开始信息及结束信息等且不转换成2进制机器指令.29、系统总线：处理器总线，连接处理器和主存，是计算机系统的主干。四、简答题30、答：程序查询方式使CPU和I/0设备处于串行工作状态，CPU工作效率不高程序中断方式CPU效率较高DMA方式进一步提高了CPU的资源利用率，31、答：向DMA控制器及I/0接口（分离模式或集成模式均可）分别送出如下信息：A、测试设备状态，预置DMA控制器工作方式；B、主存缓冲区首址，交换量，传送方向；C、设备寻址信息，启动读/写。32、答：同步控制方式：任何一条指令或指令中任何一个微操作的执行都是事先确定的，并且都是受统基准时标的时序信号所控制的方式。异步控制方式：不存在基准时标信号，没有固定的周期节拍和严格的时钟同步，执行每条指令和每个操作需要多少时间就占用多少时间。联合控制方式：是前两者的相结合。对各种不同指令的微操作实行大部分统一，小部分区分对待的方法。33、答：时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出的指令流流向控制器（指令寄存器）。从内存读出的数据流流向运算器（通用寄存器）。五、计算题34、解析：不论采用何种刷新方式，刷新都是从单个芯片的存储容量着手。1）采用异步刷新方式，在2ms时间内把芯片的64行刷新一遍，相邻两行之间的刷新间隔=2ms/64=31.25μs，可取的刷新间隔为31μs。2）如果采用集中刷新方式，则存储器刷新一遍最少用64个存储周期，因为存储器的存储周期为0.5μs，则“死区”=0.5μs×64=32μs，“死时间率”=32μs/2000μs×100%=l.6%。35、解：首先1MB=8Mhit（为了在后面的计算中单位统一）按字节寻址时，寻址范围为：8Mbit/8bit=lMB。按半字寻址时，寻址范围为：8Mbit/16bit=512KB。按字寻址时，寻址范围为：8Mbit/32bit=256KB。按双字寻址时，寻址范围为：8Mbit/64bit=128KB。36、解析：1）Cache地址中块内地址位数为3位（23=8）。由于采用的是全相联映射，因此除去块内地址剩下的就是标记位数。主存的标记位数为16-3=13，故Cache的标记位数为13位。2）首先，每块包含8个字（也就是8个主存单元），先访问20号单元，如果Cache不命中（因为Cache开始时为空），那么Cache就调入包含此单元的块，此块包含20、21、22、23单元，当接下来访问21~23单元时都命中。其次，访问24号单元时又不命中，以此类推。当访问20、24、32、40号单元时，不命中。也就是说，一共访问次数为26+18×4=98次，其中有4次不命中，Cache的命中率为98-43）已知Cache命中率、访问Cache的时间、主存与Cache交换块的时间，总的存取时间就很容易计算了，如下：40ns×98+4×lμs=7920ns有些考生认为答案应该是40ns×94+4×lμs=7760ms，因为有4次没有命中Cache，故没有存取操作，仅仅是对比了标记位而已，所以只需乘以94。解释一下，如果Cache没有命中，则CPU将会去主存取数据，并且将数据从主存送往Cache，所以最终CPU还是得对Cache进行98次的存取。六、综合题37、解析：1）解决这个问题的关键是想象出如图所示的关系图。注意：每个高速缓存行只包含数组的一个行，高速缓存正好只够保存一个数组，而且对王所有isrc和dst的行i都映射到同一个高速缓存行（0%2=0，1%2=1，2%2=0，3%2=1）。因为高速缓存不够太，不足以容纳这两个数组，所以对一个数组的引用总是驱逐出另一个数组的有用的行。具体过程如下：dst[j][i]=src[i][j]语包先访问src[i][i]再将其存储到dst[j][i]说明如下：①访问src[0][0]，不命中，将src[0]调入高速缓存的Line0。②访问dst[0][0]，不命中，将dst[0]调入高速缓存的Line0，换出src[0]。③访问src[0][1]，不命中，将src[0]调入高速缓存的Line0，换出dst[0]。④……2）当高速缓存为32B时，它足够大，能容纳这两个数组。因此所有不命中都是开始时的不命中。关系如图所示。38、解析1）程序