【MOOC】电子线路设计、测试与实验（二）-华中科技大学 中国大学慕课MOOC答案

【MOOC】电子线路设计、测试与实验（二）-华中科技大学中国大学慕课MOOC答案绪论课单元测验1、【单选题】5.1K±5%欧姆的五环电阻的色环序列为本题答案：【绿棕黑棕金】2、【单选题】某个电阻的色环序列为棕黑红棕，其电阻值为？本题答案：【1K±1%欧姆】3、【单选题】示数为102的3296型多圈电位器的标称阻值为本题答案：【1KΩ】4、【单选题】示数为103的瓷片电容的电容值为？本题答案：【0.01μf】5、【单选题】示数为68的瓷片电容的电容值为？本题答案：【68pf】6、【单选题】视频中的3位半手持式万用表有四位显示，左边首位上若有数显示则必是本题答案：【1】7、【单选题】视频中的3位半手持式万用表测量一可调电阻当前阻值，档位开关在欧姆区的2k档，显示为.392，说明当前阻值是本题答案：【392欧姆】8、【单选题】视频中的直流稳压电源，无外连接，单设备能输出的最高直流电压为本题答案：【60V】9、【单选题】一块通用面包板，公共条是三?四?三分段连通型，那么这块板上最多有（）个插孔在内部是连通在一起的？本题答案：【20】10、【单选题】对于视频中的信号发生器，要把三角波输出调成近似锯齿波，需要调节（）旋钮本题答案：【占空比】11、【单选题】一个频率2KHz，最大值0V，最小值-4V的三角波，其直流分量为本题答案：【-2V】12、【单选题】当信号从视频中的信号发生器的同步输出口正常输出，且设备上的TTL灯亮，则其波形峰峰值约为本题答案：【5V】13、【单选题】示波器操作时，应适当调整（）让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期。本题答案：【水平时基】14、【单选题】对于通常使用的普通无衰减探头，示波器通道探头比设置必须保证为本题答案：【1X】15、【单选题】示波器稳定实时显示被测周期信号波形，基本前提是指定的（）信号与被测信号同源本题答案：【触发信源】16、【多选题】本课程中，如（）这些参数是用万用表来测的。本题答案：【直流电压#电阻阻值#二极管压降】17、【多选题】视频中的稳压电源在实验中，主从独立模式下打开Power键后，不管如何调整主路的电压旋钮，主路输出电压始终为0，可能原因是本题答案：【OUTPUT开关没打开#主路电流旋钮调到了0#主路连接的外部电路有短路#电源内部有其他故障】18、【多选题】属于示波器边沿触发设定项目的是本题答案：【触发信源#触发电平#触发边沿】19、【多选题】下面说法正确的是（）本题答案：【本课程中常说的“地”是指各部分连在一起形成的统一的0电位参考平面#面包板上电路走线应尽量贴板，横平竖直，直角绕开大器件】20、【判断题】数字万用表显示屏上出现H符号，并一直显示刚才的某个测量结果，无法正确显示新的测量情况，可以按一次Power键还原为正常使用状态。本题答案：【错误】21、【判断题】面包板插板用信号连接线金属裸露的剥头长应为6~8mm。本题答案：【正确】22、【判断题】视频中的信号发生器最大衰减选择档标值是60Hz。本题答案：【错误】23、【判断题】视频中的信号发生器若要输出正弦波，信号线必须接到函数输出口。本题答案：【正确】24、【判断题】示波器通道耦合为直流耦合时，屏幕只显示信号中的直流分量。本题答案：【错误】25、【判断题】如果示波器内外自检都正常，那么观测信号时就不必关心触发信源设置了本题答案：【错误】26、【判断题】本课程中，使用Tek示波器，其ACQUIRE获取设定应尽量保持“平均值”模式。本题答案：【错误】27、【判断题】Rigol示波器中要将波形显示切换成XY模式，是在水平控制菜单中的“时基”项。本题答案：【正确】28、【判断题】使用电阻只要用对电阻值就可以了。本题答案：【错误】29、【判断题】电解电容使用时不仅要注意其电容值，还需要注意其极性与耐压值。本题答案：【正确】30、【判断题】数字芯片不用的管脚就无需连接了。本题答案：【错误】逻辑门测试题1、【单选题】以下电路中常用于总线应用的有本题答案：【TSL门（三态门）】2、【单选题】下面几种逻辑门中，可以用作双向开关的是本题答案：【CMOS传输门】3、【单选题】在下图所示电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均为74LS系列TTL电路，输入电流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V时的输出电流的最大值为IOL（max）=8mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA，GM的输出电阻可忽略不计。计算GM可驱动的反相器的个数为本题答案：【20】4、【单选题】在下图所示由74系列或非门组成的电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.4V。或非门每个输入端的输入电流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V时的输出电流的最大值IOL（max）=16mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA。GM的输出电阻可忽略不计。计算GM可驱动的或非门的个数为本题答案：【5】5、【单选题】74LS系列逻辑门电路的允许电源电压范围是本题答案：【5V±0.25V】6、【单选题】4000系列CMOS器件的电源电压范围为本题答案：【3V~15V】7、【多选题】下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）本题答案：【具有推拉式输出级的TTL电路#普通的CMOS门】8、【多选题】三态门输出高阻状态时，下列说法正确的是（）本题答案：【相当于悬空#对下级电路无任何影响】9、【多选题】对于TTL与非门闲置输入端的处理，可以（）本题答案：【接电源#通过电阻3kΩ接电源#与有用输入端并联#悬空】10、【判断题】当TTL与非门的输入端悬空时相当于输入为逻辑1。本题答案：【正确】11、【判断题】普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。本题答案：【正确】12、【判断题】三态门的三种状态分别为：高电平、低电平、不高不低的电压。本题答案：【错误】13、【判断题】TTLOC门（集电极开路门）的输出端可以直接相连，实现线与。本题答案：【正确】14、【判断题】CMOS电路和TTL电路在使用时，不用的输入管脚可悬空。本题答案：【错误】15、【判断题】CMOS电路比TTL电路功耗大。本题答案：【错误】16、【判断题】在TTL电路中通常规定逻辑1电平额定值为5V。本题答案：【错误】MOOC-VerilogHDL-单元测验1、【单选题】讲解中提到的VHDL和Verilog这两中HDL语言先后与1987年和1995年成为（）标准本题答案：【IEEE】2、【单选题】verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是本题答案：【module...endmodule】3、【单选题】verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度本题答案：【parameter】4、【单选题】Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是本题答案：【x和z】5、【单选题】verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是本题答案：【assignb=a】6、【单选题】对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是本题答案：【使用begin...end方式进行区域限定操作】7、【单选题】在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assignout1=（selb）|（~sela），这条语句对应的是课程讲解中的本题答案：【数据流描述方式】8、【单选题】非阻塞赋值使用符号（）来表示本题答案：【=】9、【单选题】有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1=ab;tmp2=c|d;y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是本题答案：【1,0,1】10、【单选题】现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a,b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output[3:0]result;//4位输出结果outputcarry;//进位输出input[3:0]r1,r2;//两个4位加数inputci;//来自低位的进位信号wire[3:0]r1,r2,result;//线型类型定义wireci,carry,c1,c2,c3;//线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是本题答案：【addbitU0(ci,r1[0],r2[0],cl,result[0])】11、【多选题】verilog语法中，间隔符号主要包括本题答案：【空格符#TAB键#换行符#换页符】12、【多选题】在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有本题答案：【8'd127#8'b1111111#8'h7f#8'b11_11_11_11】13、【多选题】通过verilogHDL描述电路的方式有本题答案：【行为描述方式#数据流描述方式#结构描述方式】14、【多选题】verilogHDL中已经预先定义了的门级原型的符号有本题答案：【nand#not#nor#xor#or】15、【多选题】在课程内容中，讲解过的正确的层次调用方法有本题答案：【位置对应调用方式#端口名对应调用方式】16、【判断题】VHDL语言相对verilog语言更早成为国际标准本题答案：【正确】17、【判断题】HDL在执行方式上总体是以并行的方式工作的本题答案：【正确】18、【判断题】VerilogHDL语法中的关键词是区分大小写的本题答案：【正确】19、【判断题】assign语句只能描述组合逻辑本题答案：【正确】20、【判断题】always模块只能描述时序逻辑本题答案：【错误】21、【判断题】and是Verilog语法中预先定义了的门级原型本题答案：【正确】22、【判断题】Verilog语法中通过拼接运算符{}来将两个小位宽的数据组合成大位宽的数据本题答案：【正确】23、【判断题】通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量本题答案：【正确】24、【判断题】时序逻辑只能使用非阻塞逻辑本题答案：【正确】25、【判断题】使用高级语句case描述电路时，default语句必须进行描述本题答案：【错误】ProjectNavigator简介随堂测验1、【单选题】采用Verilog硬件描述语言进行设计输入时，应该选择的文件类型为本题答案：【VerilogModule】FPGA应用开发基础单元测验1、【单选题】已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）本题答案：【27】2、【单选题】数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次？本题答案：【5】3、【单选题】数字频率计设计示例中的测频计数模块共有多少个状态（）本题答案：【3】4、【单选题】6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少（）本题答案：【1kHz】5、【单选题】已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且该verilog文件顶部有如下代码：`timescale1us/1ns，则模拟仿真时钟周期是（）本题答案：【10us】6、【多选题】在ISEFPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤本题答案：【设计输入#功能仿真#添加约束#逻辑综合】7、【多选题】可以通过新增以下哪些类型文件添加ChipScope调试IP核（）本题答案：【IP#ChipScopeDefintionandConnectionFiles】8、【判断题】Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。本题答案：【正确】9、【判断题】Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。本题答案：【正确】10、【判断题】Verilog语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用本题答案：【错误】11、【判断题】为减小频率计的测频误差，测频计数时间越短越好本题答案：【错误】组合逻辑电路单元测验1、【单选题】下面哪个逻辑关系运算是复合逻辑运算本题答案：【与非运算】2、【单选题】下面哪种说法是正确的本题答案：【在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少】3、【多选题】下面哪些逻辑关系运算是最基本的逻辑运算本题答案：【与运算#或运算#非运算】4、【多选题】下面哪些工具可以用于描述组合逻辑电路的逻辑功能本题答案：【真值表#逻辑函数表达式#逻辑电路图#波形图#卡诺图#HDL】5、【多选题】下面哪种说法是正确的本题答案：【组合逻辑电路的输出只取决于当前时刻的输入#组合逻辑电路不能使用记忆电路器件】6、【多选题】在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的？本题答案：【条件语句：if…；else…；#条件语句：if…；elseif…；elseif…；else…；#多路分支语句：case（…）…；…；…；default：…;endcase#循环语句结构:for(…;…;…)statement;】7、【多选题】组合逻辑电路消除竞争冒险的方法是本题答案：【修改逻辑设计#在输出端接入滤波电容】8、【判断题】在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理本题答案：【正确】9、【判断题】组合逻辑电路设计中可以使用触发器本题答案：【错误】10、【判断题】在利用卡诺图法进行化简时，必须使用最小项本题答案：【错误】11、【判断题】在对输出逻辑表达式进行化简时，最简与或式一定是最简标准本题答案：【错误】时序逻辑电路单元测验1、【单选题】用触发器设计一个输出为1，3，8的电路，需要几个触发器本题答案：【2】2、【单选题】将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器本题答案：【3】3、【单选题】时序逻辑电路在结构上本题答案：【必须有存储电路】4、【单选题】同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路本题答案：【没有统一的时钟脉冲控制】5、【单选题】时序逻辑电路特点中，下列叙述正确的是本题答案：【电路任一时刻的输出与输入信号和电路原来状态均有关】6、【单选题】如图，CC4027芯片的电源VDD，和VSS应该分别接本题答案：【+5V,0V】7、【单选题】关于触发电平的设置正确的说法是本题答案：【触发电平设置在触发源信号幅度范围内，具体值不重要。】8、【单选题】用双踪示波器观察3个以上波形，分两次观测,且示波器的触发源已经设置为CH2。做法是正确的：本题答案：【】9、【单选题】如图74ls74xinpiande电源Vcc，和GND应该分别接本题答案：【+5V，0V】10、【多选题】关于CC4027说法正确的是本题答案：【SD=0,RD=1时Q=0#SD=1,RD=0时Q=1#SD=0,RD=0时计数】11、【多选题】使用CC4027实现模4可逆法器时，用示波器观察信号的时候，触发斜率设置说法正确的是本题答案：【实现加法的时候设置为下降沿触发#实现减法的时候设置为上升沿触发】12、【多选题】关于74LS74触发器说法正确的是本题答案：【SD=0,RD=1时Q=1#SD=1,RD=0时Q=0#SD=1,RD=1,CP=0时Q不变】13、【多选题】CC4011的中单个与非门多余入端的处理方法正确的是本题答案：【接+5V#与VDD连接在一起】14、【多选题】下图的三个信号都是同源的，通过双路示波器同时观察CP和1Q，触发源设置正确的是本题答案：【将1Q接入的通道设置为触发源#设置为上升沿触发】15、【多选题】用双踪示波器观察3个以上波形，分两次观测。具体做法如下,做法是正确的：本题答案：【#】16、【多选题】4LS10的中单个与非门多余入端的处理方法正确的是本题答案：【接+5V#与Vcc接在一起】利用MSI搭建复杂数字电路单元测验题1、【单选题】一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为本题答案：【01001】2、【单选题】74LS161构成分频电路如图所示，分频比为本题答案：【1：63】3、【单选题】分析如图所示的计数器电路，说明这是几进制的计数器本题答案：【10】4、【单选题】图示电路是可变进制计数器。试分析当控制变量A为0和1时，电路分别为进制计数器。本题答案：【10、12】5、【单选题】已知电路的当前状态Q3Q2Q1Q0为“1100”，74LS191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态（Q3Q2Q1Q0）为本题答案：【“0000”】6、【单选题】同步可预置数的可加/减4位二进制计数器74LS191芯片组成下图所示电路。各电路的计数长度M为多少？本题答案：【31】7、【判断题】计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数本题答案：【正确】8、【判断题】n进制计数器的每一种状态都被编码为对应的n位二进制整数本题答案：【正确】9、【判断题】计数器属于组合逻辑电路本题答案：【错误】10、【判断题】同步时序逻辑电路中所有触发器的时钟端应相连本题答案：【正确】利用FPGA设计实现小型数字系统单元测验1、【单选题】数字频率计中的BCD计数器模块的三个工作状态：清零、计数、和锁存状态中的锁存状态主要起什么作用本题答案：【保持计数器的计数输出不变，以便显示模块载入显示】2、【单选题】数字频率计采用4个数字的BCD码计数器，若采样时间0.01s,那么它能够测量的最大频率是多少本题答案：【999.9KHz】3、【单选题】在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间本题答案：【864us】4、【单选题】已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位本题答案：【27】5、【单选题】数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次本题答案：【5】6、【单选题】数字频率计设计示例中的测频计数模块共有多少个状态本题答案：【3】7、【单选题】6位7段数码管动态显示控制模块如图1，要求人眼看到所有数码管同时显示各个数码管各自对应的数字，数码管位选信号的扫描时钟频率约为多少本题答案：【1KHz】8、【多选题】10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块本题答案：【60秒计数器#60分计数器#24进制计数器#定时模块#校时、计时模块】9、【多选题】采用ChipScopeILAIP核观测计时、校时模块的分钟计数规律，触发时钟信号选择频率为1Hz的秒信号，若需通过ChipScopeAnalyzer的窗口采集一次数据，完整地观测到分钟的计数规律，那么数据采集深度应该选择本题答案：【4096#8192】10、【判断题】Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制本题答案：【正确】11、【判断题】Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块本题答案：【正确】12、【判断题】Verilog语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用名称关联两种不同的方法混用本题答案：【错误】13、【判断题】为减小频率计的测频误差，测频计数时间越短越好本题答案：【错误】电子线路设计、测试与实验（二）期末试卷1、【单选题】以下电路中常用于总线应用的有本题答案：【TSL门（三态门）】2、【单选题】下面几种逻辑门中，可以用作双向开关的是本题答案：【CMOS传输门】3、【单选题】在下图所示电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均为74LS系列TTL电路，输入电流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V时的输出电流的最大值为IOL（max）=8mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA，GM的输出电阻可忽略不计。计算GM可驱动的反相器的个数为本题答案：【20】4、【单选题】在下图所示由74系列或非门组成的电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.4V。或非门每个输入端的输入电流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V时的输出电流的最大值IOL（max）=16mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA。GM的输出电阻可忽略不计。计算GM可驱动的或非门的个数为本题答案：【5】5、【单选题】如下图所示，G1,G2,G3是74LS系列的OC门，输出管截止时的漏电流IOH=100μA，输出低电平VOL≤0.4V允许的最大负载电流ILM=8mA，G4,G5,G6为74LS系列与非门，其输入电流为IIL≤-0.4mA，IIH≤20μA。OC门的输出高、低电平应满足VOH≥3.2V，VOL≤0.4V。计算电路中上拉电阻RL的阻值最小值、最大值分别为本题答案：【0.68kΩ,5kΩ】6、【单选题】74LS系列逻辑门电路的允许电源电压范围是本题答案：【5V±0.25V】7、【单选题】4000系列CMOS器件的电源电压范围为本题答案：【3V~18V】8、【单选题】某同学在或非电路实验中，按照下图搭建电路，其中A，B，C为输入端，F为输出端。在实验过程中，F端输出为逻辑低电平，请问输入端A，B，C输入电平可能为以下哪种情况？本题答案：【低电平，低电平，高电平#低电平，低电平，低电平】9、【单选题】某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学将D0与D1端分别外接至低电平与高电平，请你帮他预测一下，S0与S1端输出电平分别为：本题答案：【高电平，高电平】10、【单选题】某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学观测到输出端S0，S1端输出电平分别为逻辑高电平，逻辑低电平。请问此刻电路输入端D0，D1电平可能分别为？本题答案：【高电平，低电平】11、【单选题】TTL或非门组成的逻辑电路如图所示，当输入为以下哪种状态时会出现冒险现象？本题答案：【A=1,B=0,D=0】12、【单选题】由与非门构成的一表决电路如图所示，其中A、B、C、D分别表示4个人，L=1表示决议通过，分析4个人中谁的权力最大本题答案：【C】13、【单选题】组合逻辑电路中的冒险是由于以下哪种原因造成的？本题答案：【电路中的时延】14、【单选题】比较两位二进制数和，当时输出F=1，则F表达式是本题答案：【】15、【单选题】一块通用面包板，公共条是三?四?三分段连通型，那么这块板上最多有（）个插孔在内部是连通在一起的本题答案：【20】16、【单选题】当信号从视频中的信号发生器的同步输出口正常输出，且设备上的TTL灯亮，则其波形峰峰值约为本题答案：【5V】17、【单选题】示波器操作时，应适当调整（）让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期本题答案：【水平时基】18、【单选题】对于通常使用的普通无衰减探头，示波器通道探头比设置必须保证为本题答案：【1X】19、【单选题】示波器稳定实时显示被测周期信号波形，基本前提是指定的（）信号与被测信号同源本题答案：【触发信源】20、【单选题】下面哪个逻辑关系运算是复合逻辑运算本题答案：【与非运算】21、【单选题】下面哪种说法是正确的本题答案：【在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少】22、【单选题】下面哪个逻辑关系运算是复合逻辑运算？本题答案：【与非运算】23、【单选题】下面哪种说法是正确本题答案：【在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少】24、【单选题】讲解中提到的VHDL和Verilog这两中HDL语言先后与1987年和1995年成为（）标准本题答案：【IEEE】25、【单选题】verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是本题答案：【module...endmodule】26、【单选题】verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度本题答案：【parameter】27、【单选题】Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号是本题答案：【x和z】28、【单选题】verilogHDL中对于变量的定义一般有wire和reg两种，在下列描述中若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是本题答案：【assignb=a】29、【单选题】对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是本题答案：【使用begin...end方式进行区域限定操作】30、【单选题】在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assignout1=（selb）|（~sela），这条语句对应的是课程讲解中的本题答案：【数据流描述方式】31、【单选题】非阻塞赋值使用符号（）来表示本题答案：【=】32、【单选题】有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1=ab;tmp2=c|d;y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是本题答案：【1,0,1】33、【单选题】现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a,b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义:output[3:0]result;//4位输出结果outputcarry;//进位输出input[3:0]r1,r2;//两个4位加数inputci;//来自低位的进位信号wire[3:0]r1,r2,result;//线型类型定义wireci,carry,c1,c2,c3;//线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是本题答案：【addbitU0(ci,r1[0],r2[0],cl,result[0])】34、【单选题】已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位本题答案：【27】35、【单选题】数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次本题答案：【5】36、【单选题】数字频率计设计示例中的测频计数模块共有多少个状态本题答案：【3】37、【单选题】6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少本题答案：【1kHz】38、【单选题】已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且该verilog文件顶部有如下代码：`timescale1us/1ns，则模拟仿真时钟周期是本题答案：【10us】39、【单选题】一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为本题答案：【01001】40、【单选题】分析如图所示的计数器电路，说明这是几进制的计数器本题答案：【10】41、【单选题】图示电路是可变进制计数器。试分析当控制变量A为0和1时，电路分别为进制计数器本题答案：【10、12】42、【单选题】已知电路的当前状态Q3Q2Q1Q0为“1100”，74LS191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态（Q3Q2Q1Q0）为本题答案：【“0000”】43、【单选题】请使用CC40161及其它必要的逻辑门电路，设计并实现一个占空比为50%的10分频电路，请问以下哪个电路能够完成设计要求？本题答案：【】44、【单选题】采用如下图所示电路开展实验时，为了观测分频电路输出端Q0~Q4端电路波形，由于示波器同时只能观测两个输入端波形，为能够正确观测并绘制计数器输出波形，示波器应设置为何种耦合方式，以及以哪一端信号作为对比波形？本题答案：【直流耦合，Q3】45、【单选题】采用如下电路开展实验时，输出端按照Q3,Q2,Q1,Q0输出顺序，在状态为逻辑电平1100时，下一个出现的逻辑电平状态为？本题答案：【0011】46、【单选题】采用如下电路开展实验时，输出端按照Q3,Q2,Q1,Q0输出顺序，在状态为逻辑电平1100时，下一个出现的逻辑电平状态为本题答案：【0011】47、【单选题】示波器的自校准信号为。本题答案：【正方波】48、【单选题】在数字电路实验中，通常信号发生器输出采用。本题答案：【同步输出】49、【单选题】电路如图所示。输入D3D2D1D0依次为，则电路构成模9计数器。本题答案：【0111】50、【单选题】分析下图所示电路，判断启动信号过后，电路输出Q3Q2Q1Q0的有效循环状态数为。本题答案：【4】51、【多选题】下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）本题答案：【具有推拉式输出级的TTL电路#普通的CMOS门】52、【多选题】三态门输出高阻状态时，下列说法正确的是本题答案：【相当于悬空#对下级电路无任何影响】53、【多选题】CMOS数字集成电路与TTL数字集成电路相比的优点是本题答案：【低静态功耗#高抗干扰能力#电源电压范围宽#扇出能力强】54、【多选题】在某次电路试验中，一同学按照如下电路图搭建电路完成实验，其中A，B，C为输入端，F为输出端，各门电路引脚如图所示。实验过程中，他将B输入端外接到地，A，C输入未知，请你帮他判断一下，以下A、C、F端输入输出电平组合合理的是？本题答案：【高电平，高电平，高电平#高电平，低电平，低电平】55、【多选题】在全加器实验中，某同学按照如下电路图搭建电路，完成实验。其中A，B，C为输入端，Sum以及Co为输出端。在实验过程中，该同学将C输入端外接至正电源，请你帮他判断一下，以下关于A、B、Sum以及Co端输入输出电压情况的描述合理的有哪些？本题答案：【低电平，高电平，低电平，高电平#高电平，高电平，高电平，高电平#高电平，低电平，低电平，高电平】56、【多选题】某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学将D0与D1端均外接至正电源，在输出端观测到S0与S1的输出电平均为逻辑高电平。请问输出结果是否正确，若不正确，可能的故障原因是？本题答案：【输出错误，Wire1断路#输出错误，Wire4断路】57、【多选题】在实验过程中，一同学按照如下电路图搭建电路完成实验。其中A，B端为输入端，L1、L2以及L3为输出端。若该同学在L3端测得输出电平为逻辑高电平。请你帮他判断一下，此时A，B端的输入电平可能分别为什么？本题答案：【低电平，低电平#高电平，高电平】58、【多选题】属于示波器边沿触发设定项目的是本题答案：【触发信源#触发电平#触发边沿】59、【多选题】下面说法正确的是本题答案：【本课程中常说的“地”是指各部分连在一起形成的统一的0电位参考平面#面包板上电路走线应尽量贴板，横平竖直，直角绕开大器件】60、【多选题】下面哪些逻辑关系运算是最基本的逻辑运算本题答案：【与运算#或运算#非运算】61、【多选题】下面哪些工具可以用于描述组合逻辑电路的逻辑功能本题答案：【真值表#逻辑函数表达式#逻辑电路图#波形图#卡诺图#HDL】62、【多选题】下面哪种说法是正确的本题答案：【组合逻辑电路的输出只取决于当前时刻的输入#组合逻辑电路不能使用记忆电路器件】63、【多选题】在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的本题答案：【条件语句：if…；else…；#条件语句：if…；elseif…；elseif…；else…；#多路分支语句：case（…）…；…；…；default：…;endcase#循环语句结构:for(…;…;…)statement;】64、【多选题】verilog语法中，间隔符号主要包括本题答案：【空格符#TAB键#换行符#换页符】65、【多选题】在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有本题答案：【8'd127#8'b1111111#8'h7f】66、【多选题】通过verilogHDL描述电路的方式有本题答案：【行为描述方式#数据流描述方式#结构描述方式】67、【多选题】verilogHDL中已经预先定义了的门级原型的符号有本题答案：【nand#not#nor#xor#or】68、【多选题】在课程内容中，讲解过的正确的层次调用方法有本题答案：【位置对应调用方式#端口名对应调用方式】69、【多选题】在ISEFPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤本题答案：【设计输入#功能仿真#添加约束#逻辑综合】70、【多选题】可以通过新增以下哪些类型文件添加ChipScope调试IP核本题答案：【IP#ChipScopeDefintionandConnectionFiles】71、【多选题】对于TTL与非门闲置输入端的处理，可以本题答案：【接电源#通过电阻3kΩ接电源#与有用输入端并联#悬空】72、【多选题】组合逻辑电路消除竞争冒险的方法是本题答案：【修改逻辑设计#在输出端接入滤波电容】73、【判断题】当TTL与非门的输入端悬空时相当于输入为逻辑1本题答案：【正确】74、【判断题】普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件本题答案：【正确】75、【判断题】三态门的三种状态分别为：高电平、低电平、不高不低的电压本题答案：【错误】76、【判断题】TTLOC门（集电极开路门）的输出端可以直接相连，实现线与本题答案：【正确】77、【判断题】CMOS电路和TTL电路在使用时，不用的输入管脚可悬空。本题答案：【错误】78、【判断题】CMOS电路比TTL电路功耗大。本题答案：【错误】79、【判断题】在TTL电路中通常规定逻辑1电平额定值为5V。本题答案：【错误】80、【判断题】面包板插板用信号连接线金属裸露的剥头长应为6~8mm本题答案：【正确】81、【判断题】示波器通道耦合为直流耦合时，屏幕只显示信号中的直流分量本题答案：【错误】82、【判断题】如果示波器内外