数字电子技术教案全套 李丽敏 第1-9章 数字电路基础-半导体存储器和PLD

PAGEPAGE69第1章数字电路基础本章重点：数制、码制的概念；非十进制←→十进制；原码、反码、补码定义；补码运算。本章难点：常用数制以及各种数制间的转换、码制、二进制算数运算。1.1概述1.1.1数字信号及其描述方法1．模拟信号与数字信号模拟量：自然界广泛存在的物理量都是模拟量，如温度、压力、位移、声音等。这类物理量的变化在时间上和在数值上都是连续的。数字量：变化在时间上和数量上都是不连续的。（存在一个最小数量单位△）电信号：随时间变化的电压和电流。模拟信号：在时间和数值上连续的电信号。表示模拟量的电信号叫做模拟信号，产生、传送、接收、处理模拟信号的电子电路叫模拟电路。数字信号：在时间和数值上离散的电信号。产生、传送、接收、处理数字信号的电子电路叫数字电路。电子电路的作用是处理信息。模拟电路是用连续的模拟电压/电流值来表示信息。数字电路是用一个离散的电压序列来表示信息。 2．数字信号的描述方法1）二值数字逻辑2）逻辑电平3）数字波形1.1.2数字电路的分类及特点1．数字电路的分类1）按电路结构分类，可分为分立元件电路和集成电路两大类。2）按所用器件类型的不同，可分为双极型（TTL型）和单极型（MOS型）两类。3）按集成度分类，可分为小规模集成电路(SSI)、中规模集成电路(MSI)、大规模集成电路(LSI)、超大规模集成电路(VLSI)和特大规模集成电路(ULSI)等。4）按逻辑功能特点分类，可分为组合逻辑电路和时序逻辑电路两类。2．数字电路的特点和模拟电路相比，数字电路具有以下特点：1）数字电路实现很简单，易于设计。2）数字电路稳定性好，抗干扰能力强，对元器件的精度要求不高。3）数字信号更便于存储、加密、压缩、传输和再现。4）数字电路集成度高、产品系列多、通用性强、成本低。5）数字电路具有“逻辑思维”能力，能够对数字信号进行各种逻辑运算和算术运算，便于采用数字计算机和微处理器来处理信息和参与控制，实现智能化。1.1.3数字电子技术的发展与应用1.1.4课程性质、任务与学习方法1.2数制1.2.1进位计数制多位数码中每一位的构成方法及低位向高位的进位规则称为进位计数制，简称数制。把一个任意进制（基数为R）的R进制数N用下列形式表示：(1-1)式(1-1)中，n是整数部分的位数，m是小数部分的位数，R是基数，称为第i位的权，ki是第i位的系数，是R进制中R个数字符号中的任何一个。所以，某个数位上的数码ki所表示的数值等于数码ki与该位的权值的乘积。表1-1二进制、八进制、十进制和十六进制对照表常用进制表示符号进位规则基数数码符号二进制B逢二进一20、1八进制O逢八进一80、1、2、3、4、5、6、7十进制D逢十进一100、1、2、3、4、5、6、7、8、9十六进制H逢十六进一160、1、2、3、4、5、6、7、8、9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)1.2.2进位计数制之间的转换1．非十进制数转换为十进制数非十进制数转换成十进制数——按权展开法：按权展开求和。具体步骤是：首先把非十进制数写成按权展开的多项式，然后按十进制数的计数规则求其和。例：(101.01)2=1×22＋0×21＋1×20＋0×2-1＋1×2-2=(5.25)102．十进制数转换为非十进制数将一个带有整数和小数的十进制数转换成R进制数时，必须将整数部分和小数部分分别进行转换，然后将它们合并起来。(1)整数转换——除基取余法：除基(R)取余，逆序排列。(2)小数转换——乘基取整法：乘基(R)取整，顺序排列。例：将十进制数44.375转换成二进制数。所以：(44.375)10=(101100.011)23．二进制数与八进制数之间的转换由于二进制数的基数8＝23，因此，3位二进制数就相当于1位八进制数。因此，可用“3位分组”法将二进制数转换为八进制数。例：将(11100101．01)2转换为八进制数。解二进制数011，100，101．010(将二进制数分段，头、尾段补位）.↓↓↓↓八进制数345．2得到(11100101．01)2=(345．2)8二进制数与十六进制数之间的转换方法：从小数点开始：整数部分从低到高4位一组，最高一组如不足4位高位以0补齐；小数部分从高到低4位一组，最低一组如不足4位低位以0补齐。例：将(1011101．101001)2转换为十六进制数。解二进制数0101，1101．1010，0100(将二进制数分段，头、尾段补位）.↓↓↓↓十六进制数5D．A4得到(1011101．101001)2=(5D．A4)16。5．八进制数与十六进制数的相互转换八进制数和十六进制数之间转换通常以二进制数作为中间桥梁。例：将(5A3．21)16转换为八进制数。解(5A3．21)16=(010110100011．00100001)2=(010110100011．001000010)2=(2643．102)81.3二进制数的算数运算二进制数加、减、乘、除四则运算，在数字系统中是经常遇到的，二进制数的算数运算下面包含无符号二进制数和有符号二进制数的算数运算。1.3.1无符号二进制数的算数运算无符号二进制数算数运算规则与十进制数很相似，唯一的区别在于二进制数是“逢二进一，借一当二”，而不是十进制数的“逢十进一，借一当十”，其运算规则如下。1)加法规则：0+0＝0；0+1＝1+0＝1；1+1＝[1]0（方括号中的1是进位位，表示两个1相加“逢二进一”）。2)减法规则：0−0＝1−1＝0；1−0＝1；0−1＝[-1]1（方括号中的-1是借位位，表示0减1时不够减，向高位借位，“借一当二”）。3)乘法规则：0×0＝0；0×1＝1×0＝0；1×1＝1。4)除法规则：0÷1＝0；1÷1＝1。二进制数乘法运算可归结为“移位与加法”。二进制数除法运算可归结为“移位与减法”。在无符号二进制数减法运算中无法表示负数，故要求被减数必须大于减数。但在计算机中为了节省设备和简化运算，一般只有加法器而无减法器，这就需要将减法运算转化为加法运算，从而使得算术运算只需要加法和移位两种操作。1.3.2有符号二进制数的算数运算1．原码把数的最高位MSB作为符号位，正数的符号位为0，负数的符号位为1，其他位按照一般的方法的绝对值来表示就构成了原码。2．反码反码的表示方法是：正数的反码与其原码相同，即符号位加数值位；负数的反码是符号位为1，数值位各位取反。补码求补码可以用以下简便方法：(1)正数和0的补码与原码相同。(2)负数的补码是将其原码的符号位保持不变，对数值位逐位求反，然后在最低位加1。1.3.2补码运算1．补码加、减运算规则 [X+Y]补=[X]补+[Y]补 [X−Y]补=[X]补+[−Y]补2．溢出补码表示的整数范围是，其中n为机器字长。8位二进制补码表示的整数范围是−128～+127。当运算结果超出这个范围时，就不能正确表示数了，此时称为溢出。溢出一般用双符号位进行判断。符号位00表示正数；11表示负数；结果的符号位为01时，称为上溢；为10时，称为下溢。1.4码制表示不同事物的二进制数码称为代码(如邮政编码、电话号码、运动员编号等等)。用一定位数的二进制代码来表示十进制数码、字母、符号等信息称为编码。编制代码所要遵循的规则称为码制。常用的编码有二～十进制编码（亦称BCD码）、可靠性编码（格雷码、奇偶校验码等）、字符编码（ASCII码）等。1.4.1二-十进制编码（BCD码）表1-2常用BCD码1.4.2可靠性编码代码在产生和传输的过程中，难免发生错误。为减少错误的发生，或者在发生错误时能迅速地发现或纠正，广泛采用了可靠性编码技术。利用该技术编制出来的代码叫可靠性代码，最常用的有格雷码和奇偶校验码。1．格雷码具有如下特点的代码叫格雷码：任何相邻的两个码组(包括首、尾两个码组)中，只有一个码元不同。2．奇偶校验码代码在传输过程中可能会发生“0”错成“1”，或者“1”错成“0”的差错，奇偶校验码是一种能检查这类差错的可靠性编码。这种代码由两部分组成：一部分是信息位，这就是需要传送的信息本身；另一部分是奇偶校验位，它是附加的冗余位。当信息位和校验位中1的总个数为奇数时，称为奇校验，而1的总个数为偶数时，称为偶校验。1.4.3字符代码(ASCII码)像a，b，c...）。+，-，=，...）@）等考虑到信息交换的需要，为此，必须制定一些大家共同使用的通用代码。例如目前国际上通用的美国信息交换标准代码——（ASCII码）就属于这一种。ASCII码用7位二进制数表示27＝128种不同的字符，可以表示大、小写英文字母、十进制数、标点符号、运算符号、控制符号等，普遍用于计算机的键盘指令输入和数据等。应用：计算机和通讯领域本章课后总结：第2章逻辑代数基础本章重点：基本公式、常用公式、代入定理、逻辑函数的各种描述方法及相互转化、公式化简法、卡诺图化简法。本章难点：约束项、任意项、无关项。1.电压、电流的参考方向及关联参考方向的概念。2.1概述逻辑代数是19世纪中叶英国数学家乔治•布尔创立的研究客观事物逻辑关系所遵循的规律的一门应用数学，由于它最先应用于电话继电器开关电路，所以逻辑代数又称为开关代数或布尔代数。逻辑代数是按一定的逻辑关系进行运算的代数，是分析和设计数字电路的重要数学工具，可以借助逻辑代数的运算方法分析和设计数字电路。逻辑：事物的因果关系。逻辑运算的数学基础：是逻辑代数，是分析和设计数字电路的重要数学工具。逻辑关系常用逻辑函数来描述。在二值逻辑中的变量取值：0/1。这里逻辑值“1”或“0”不再具有数量大小的意义，只表示两种不同的逻辑状态，代表了矛盾和对立的两个方面，如开关的接通与断开、电压的高与低、电机的起动与停止、电灯的亮与灭、信号的有与无、负载的通电与断电、二极管的导通与截止等。只有两种对立逻辑状态的逻辑关系，称为二值逻辑。这使逻辑代数可以直接用于二值系统逻辑电路的研究。2.2基本和常用逻辑运算逻辑代数是用来处理逻辑运算的代数。所谓逻辑运算，就是按照人们事先设定好的规则，进行逻辑推理和逻辑判断。参与逻辑运算的变量称为逻辑变量，用字母来表示。2.2.1基本逻辑运算逻辑代数中只有三种基本运算：与运算、或运算、非运算。与运算决定事情结果的条件全部具备时，事情才会发生，即“缺一不可”，这种因果关系称为与运算。或运算

决定一件事情的几个条件中，只要有一个或一个以上条件具备，这件事情就会发生。我们把这种因果关系称为或运算。3．非运算决定事情结果的条件不具备时，事情才会发生，这种因果关系称为逻辑非。2.2.2复合逻辑运算其他复杂的复合逻辑运算都建立在与、或、非三种基本逻辑运算基础之上。将基本逻辑运算进行各种组合，可以获得与非、或非、与或非、异或、同或等组合逻辑运算。表2-1逻辑符号归纳类型符号逻辑运算时运算模型运算规律与门有0出0，全1出1，0和任何变量相与得0或门有1出1，全0出0，1和任何变量相或得1非门取反与非门有0出1，全1出0或非门有1出0，全0出1异或门相异出1，相同出0同或门=A⊙B相异出0，相同出1与或非门先与后或再取非2.3逻辑代数的基本公式和常用公式2.3.1基本公式表2-2逻辑代数的基本公式序号公式序号公式说明11，变量与常量之间关系22，33，互补律44，重叠律55，交换律66，结合律77分配律88，反演律9还原律以上基本公式也叫布尔恒等式，其正确性均可用真值表证明。2.3.2逻辑代数的常用公式这些常用公式是利用基本公式导出的，直接运用这些导出公式可以给化简逻辑函数的工作带来很大方便。各常用公式如表2-5所示。表2-5逻辑代数的常用公式序号公式123456；2.4逻辑代数的基本原理2.4.1代入定理在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。2.4.2反演定理将逻辑表达式Y中的与（•）换成或（+），或（+）换成与（•）；再将原变量换为非变量，非变量换为原变量；并将1换成0，0换成1，并保持原来的运算次序不变，则得到函数Y的反函数，这就是反演定理。例：求函数的反函数。解注意：（变换顺序：先括号，然后乘，最后加；不属于单个变量的上的反号保留不变）2.4.3对偶定理将逻辑表达式Y中的与（•）换成或（+），或（+）换成与（•）；并将1换成0，0换成1；那么，所得的函数式就是Y的对偶式，记作Y'。例：求函数的对偶函数Y'。解按对偶定理得2.5逻辑函数及其表示方法

2.5.1逻辑函数Y=F(A,B,C,······)若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定。输入/输出之间是一种函数关系。注：在二值逻辑中，输入/输出都只有两种取值0/1。2.5.2逻辑函数的表示方法数字逻辑系统中各变量之间逻辑关系的描述有5种方法，分别是逻辑真值表（简称真值表）、逻辑函数式（简称逻辑式或函数式）、逻辑图、波形图和卡诺图。真值表：是将输入逻辑变量的各种可能取值和相应的函数值排列在一起而组成的表格。为避免遗漏，各变量的取值组合应按照二进制递增的次序排列。逻辑式：将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。逻辑图：用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。波形图：将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。卡诺图：是逻辑函数的一种图形表示方法，它将逻辑函数的真值表图形化，把真值表中的变量分成两组分别排列在行和列的方格中，就构成二维图表，即为卡诺图。2.5.3各种表示方法间的相互转换真值表、逻辑函数式、逻辑图、波形图和卡诺图具有对应关系，可相互转换。对同一逻辑函数，真值表、卡诺图和波形图具有唯一性；逻辑表达式和逻辑图可有多种不同的表达形式。这5种逻辑描述方法可以相互转换。2.5.4逻辑函数的两种标准形式逻辑函数的表达式除了前面介绍的五种常用形式之外，还有两种标准形式：最小项表达式（标准与-或式）和最大项表达式（标准或-与式）最小项和最大项的定义对于n个变量，如果某乘积项含有n个因子，每个因子以原变量或以反变量的形式仅仅出现一次，则这个乘积项称为最小项。n个变量一共有2n个最小项。如有A、B两个变量时，最小项为：、、、AB，共有22=4个最小项。设有n个逻辑变量组成的和项中每个变量以原变量的形式或以反变量形式仅仅出现一次，此和项称为n个变量的最大项。由最大项的定义可知，n个变量可以构成2n个最大项。如有A、B两个变量时，最大项为：、、、A+B，共有22=4个最大项。2．最小项和最大项的性质掌握最小项和最大项的性质，有助于逻辑式的化简和变换，下面对它们的性质加以介绍。(1)在输入变量任一取值下，有且仅有一个最小项的值为1。(2)全部最小项之和恒等于“1”。(3)两个最小项之积恒等于“0”：mimj=0(4)若干个最小项之和等于其余最小项和之反。(5)同变量数下标相同的最大项和最小项互为反函数，即：，(6)当有输入时，最大项对每一种输入被选中的特点是只有一个最大项是“0”，其余最大项都是“1”，即所谓N（2n）中取一个“0”。(7)最小项的性质和最大项的性质之间具有对偶性。例如，全部最小项之和恒等于“1”；那么，全部最大项之积恒等于“0”，其它性质可类推。2.6逻辑函数的化简方法逻辑函数的简化方法很多，主要有代数化简法（公式化简法）和卡诺图化简法。

2.6.1公式化简法公式法化简逻辑函数是运用逻辑代数公式，消去多余的“与”项及“与”项中多余的因子。公式法化简一般有以下几种方法：并项法、吸收法、消去法和配项法。1．并项法运用公式，将两项合并为一项，消去一个变量。如吸收法运用吸收律可将AB项消去，A和B可以是任何一个复杂的逻辑式。如消去法运用吸收律消去多余的因子。如配项法先通过乘以(=1)和加上(=0)，或利用，先配项或添加多余项，然后再逐步化简。例如：2.6.2卡诺图化简法实质：将逻辑函数的最小项之和的以图形的方式表示出来。以2n个小方块分别代表n变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。(a)二变量卡诺图(b)三变量卡诺图(c)四变量卡诺图逻辑函数的卡诺图表示1.将函数表示为最小项之和的形式。2.在卡诺图上与这些最小项对应的位置上添入1，其余地方添0。用卡诺图化简函数依据：具有相邻性的最小项可合并，消去不同因子。在卡诺图中，最小项的相邻性可以从图形中直观地反映出来。合并最小项的原则：两个相邻最小项可合并为一项，消去一对因子。四个排成矩形的相邻最小项可合并为一项，消去两对因子。八个相邻最小项可合并为一项，消去三对因子。用卡诺图化简函数的化简步骤：用卡诺图表示逻辑函数找出可合并的最小项化简后的乘积项相加（项数最少，每项因子最少）卡诺图化简的原则化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。乘积项的数目最少，即圈成的矩形最少。每个乘积项因子最少，即圈成的矩形最大。2.7具有无关项的逻辑函数及其化简

1.约束项、任意项和逻辑函数中的无关项约束项：在逻辑函数中，对输入变量取值的限制，在这些取值下为1的最小项称为约束项任意项：在输入变量某些取值下，函数值为1或为0不影响逻辑电路的功能，在这些取值下为1的最小项称为任意项无关项：约束项和任意项可以写入函数式，也可不包含在函数式中，因此统称为无关项。2.无关项在化简逻辑函数中的应用合理地利用无关项，可得更简单的化简结果。加入（或去掉）无关项，应使化简后的项数最少，每项因子最少。从卡诺图上直观地看，加入无关项的目的是为矩形圈最大，矩形组合数最少。本章课后总结：第3章门电路本章重点：二极管、晶体管、MOS管简化开关等效电路；CMOS、TTL集成电路基本特性；输入、输出电路结构；输入、输出特性及其应用；电气参数的物理意义。本章难点：TTL电路输入、输出特性。3.1概述在工程中每一个逻辑符号都对应着一种电路，并通过集成工艺作成一种集成器件，称为集成逻辑门电路，简称门电路。它能实现基本和常用逻辑运算。所谓门就是一种开关，它能按照一定的条件去控制信号是否通过。3.1.1门电路的常用类型1．双极型逻辑门双极型逻辑门以二极管、晶体管作为开关元件，电流通过PN结流动。主要有晶体管－晶体管逻辑(TTL)、射极耦合逻辑(ECL)和集成注入逻辑(I2L)三种。2．单极型逻辑门单极型逻辑门以MOS作为开关元件，电流通过导电沟道流动。单极型逻辑门又分为PMOS逻辑门、NMOS逻辑门和CMOS逻辑门。3.1.2高低电平的实现获得高、低电平的基本原理（高/低电平都允许有一定的变化范围）。(a)单开关电路(b)互补开关电路3.1.3正逻辑与负逻辑正逻辑：高电平表示1，低电平表示0。负逻辑：高电平表示0，低电平表示1。3.2半导体器件开关特性3.2.1半导体二极管的开关特性(a)图形符号(b)伏安特性硅半导体二极管具有下列开关特性：1．截止条件及截止特性当外加电压uD<0.5V时，二极管截止，而且一旦截止之后，就近似地认为iD≈0，如同一个断开了的开关。2．导通条件及导通特性当外加正向电压uD>0.7V时，二极管导通，而且一旦导通之后，就可近似地认为uD≈0.7V不变，如同一个具有0.7V压降的闭合了的开关。3.2.2晶体管的开关特性(a)开关电路(b)输出特性三极管的截止、放大、饱和三种工作状态的特点如表3-1所示。表3-1NPN型三极管截止、饱和、放大工作状态的特点工作状态截止放大饱和条件工作特性偏置情况发射结、集电结反偏发射结正偏、集电结反偏发射结和集电结均正偏集电极电流且不随增加而增加管压降C、E间等效内阻很大，约为数千欧，相当于开关断开可变很小，约为数百欧，相当于开关闭合3.2.3场效应晶体管的开关特性场效应晶体管(FET—FieldEffectTransistor)是利用输入回路的电场效应来控制输出回路电流的一种半导体器件，并以此命名。由于它仅靠半导体中的多数载流子导电，又称单极性晶体管。FET又分为绝缘栅场效应晶体管(IGFET)和结型场效应晶体管(JFET)两种类型，结型用于线性电路，绝缘栅型用于数字电路。1．N沟道增强型MOS管的输出特性(a)输出特性(b)开关电路(c)截止状态(d)导通状态2．N沟道增强型MOS管的开关特性（1）截止条件和截止特性当ui＝uiL<VT时，NMOS截止，因为漏极和源极之间还未形成导电沟道，NMOS管如同一个断开了的开关。iD=0，u0＝VOH≈VDD，。其等效电路如图3-8(c)所示。（2）导通条件和导通特性当ui＝uiH＞VT时，NMOS场效应管是导通的，在数字电路中，NMOS管导通时，一般都工作在可变电阻区，其导通电阻RON只有几百欧姆，较小。由于场效应管的导通电阻RON<<RD，所以输出电压=VOL≈0，即输出低电平。如同一个具有一定导通电阻RON闭合了的开关，其等效电路如图3-8(d)所示。3.3分立元件门电路由分立的半导体二极管、三极管和MOS管以及电阻等元件组成的门电路，称为分立元件门电路。3.3.1基本逻辑门电路最基本的逻辑门是与门、或门和非门。二极管与门电路a)二极管双输入与门电路b)电路符号图3-7二极管构成的双输入与门电路及其符号表3-2与门电路真值表AB表3-2与门电路真值表ABY000010100111uAuBuYD1D20V0V0V3V3V0V3V3V0.7V0.7V0.7V3.7V导通导通导通截止截止导通导通导通2．二极管或门电路实现或逻辑关系的电路称为或门。由二极管构成的双输入或门电路及其符号如图3-8所示。a)二极管双输入或门电路b)电路符号表3-3或门输入输出电压的关系表3-4或门电路真值表uAuBuYD1D20V0V0V3V3V0V3V3V-0.7V2.3V2.3V2.3V导通导通截止导通导通截止导通导通ABY0000111011113．三极管非门(反相器)(a)三极管非门电路(b)电路符号表3-6非门输入输出电压的关系表3-7非门电路真值表AY0110uAuY0550.3若用逻辑表达式来描述，则可写为：。3.3.2复合逻辑门电路DTL与非门电路a)DTL双输入与非门电路b)等效电路c)逻辑符号图3-11DTL与非门的电路和逻辑符号2．DTL或非门电路3.4TTL门电路3.4.1TTL与非门1．电路组成及符号(a)TTL与非门电路(b)符号(a)输入全为高电平时的工作情况(b)输入有低电平时的工作情况2．TTL与非门的特性(1)电压传输特性TTL与非门电压传输特性描述了输出电压与输入电压之间的函数关系。电压传输特性曲线2)开门电平电压VON和关门电平电压VOFF输入端噪声容限VN高电平输出电流IOH和高电平输入电流IIHIOH是指输出为高电平时，提供给外接负载的最大输出电流，超过此值会使输出高电平下降。IOH表示电路的拉电流负载能力。IIH是指输入为高电平时的输入电流，也即当前级输出为高电平时，本级输入电路造成的前级拉电流。5)低电平输出电流IOL和低电平输入电流IIL低电平输出电流IOL是指输出为低电平时，外接负载的最大输出电流，超过此值会使输出低电平上升。IOL表示电路的灌电流负载能力。低电平输入电流IIL是指输入为低电平时的输出电流，也即当前级输出为低电平时，本级输入电路造成的前级灌电流。负载门的输入低电平电流IIL。6)扇出系数NO在数字系统中，门电路的输出端一般都要与其他门电路的输入端相连，称为带负载。扇出系数NO是指一个门电路能带同类门的最大数目，它表示门电路的带负载能力。7)最大工作频率fmax：超过此频率电路就不能正常工作。50%ui50%uitd(on)td(off)u050%图3-21平均传输延迟时间的定义。此值表示电路的开关速度，越小越好。9)空载功耗：功耗是指门电路通电工作时所消耗的电功率，它等于电源电压VCC和电源电流ICC的乘积，即功耗。3.4.2TTL门电路的其他类型1．非门由输入级，倒相级和输出级三部分组成，输出电压和输入电压的逻辑关系是：。图3-22典型的TTL反相器电路2．或非门或非门内部结构(b)或非门逻辑符号3．与或非门(a)与或非门内部结构(b)与或非门逻辑符号4．集电极开路门(OC门)(1)OC门图3-25普通的TTL门电路输出并联使用(a)电路结构(b)逻辑符号图3-26OC门(2)OC门的应用OC门在计算机中的应用很广，它可实现线与逻辑、逻辑电平的转换等，下面分别介绍。1)实现线与图3-27给出了两个OC与非门输出端连接在一起的示意图，由于这种与逻辑是由两个OC门的输出端直接相连实现的，故称为线与。此时的逻辑关系为:即在输出线上实现了与运算，通过逻辑变换可转换为与或非运算。外接电阻RL的选取：RL的最大值为图3-27OC门进行线与（3-4）RL的最小值为（3-5）综合以上两种情况，RL的选取应满足：RL(min)＜RL＜RL(max)（3-6）为了减少负载电流的影响，RL值应选接近RL(min)的值。(a)RL的最大值情况(b)RL的最小值情况2)实现电平转换。图3-28实现电平转换图3-29集电极开路非门驱动继电器3)用做驱动器。5．三态输出门电路（TS门）(a)电路图(b)EN=0有效的逻辑符号(c)EN=1有效的逻辑符号(2)三态门的应用(a)单向总线(b)双向总线3.4.3TTL集成逻辑门电路系列简介1．74系列。又称标准TTL系列，属中速TTL器件，其平均传输延迟时间约为10ns，平均功耗约为10mW／每门。2．74L系列。为低功耗TTL系列，又称LTTL系列。用增加电阻阻值的方法将电路的平均功耗降低为1mW／每门，但平均传输延迟时间较长，约为33ns。3．74H系列。为高速TTL系列，又称HTTL系列。与74标准系列相比，电路结构上主要作了两点改进：一是输出级采用了达林顿结构；二是大幅度地降低了电路中的电阻的阻值。从而提高了工作速度和负载能力，但电路的平均功耗增加了。该系列的平均传输延迟时间为6ns，平均功耗约为22mW／每门。4．74S系列。为肖特基TTL系列，又称STTL系列。5．74LS系列。为低功耗肖特基系列，又称LSTTL系列。6．74AS系列。为先进肖特基系列，又称ASTTL系列，它是74S系列的后继产品，是在74S的基础上大大降低了电路中的电阻阻值，从而提高了工作速度。7．74ALS系列。为先进低耗肖特基系列，又称ALSTTL系列，是74LS系列的后继产品3.5CMOS门电路3.5.1CMOS反相器1．电路组成及符号2．工作原理(a)电路图(b)TN截止，TP导通(c)TN导通，TP截止(d)符号图3-35CMOS反相器3．CMOS反相器的电压传输特性3.5.2CMOS与非门3.5.3CMOS或非门3.5.4CMOS传输门图3-39CMOS传输门及模拟开关(a)电路图(b)逻辑符号(c)传输门和反相器结合组成单刀开关3.5.5CMOS三态门3.5.6CMOS逻辑门电路的系列及主要参数1．CMOS逻辑门电路的系列(1)基本的CMOS——4000系列。(2)高速的CMOS——HC（HCT）系列。(3)先进的CMOS——AC(ACT)系列2．CMOS逻辑门电路的主要参数(1)输出高电平VOH与输出低电平VOL。(2)阈值电压Vth。从CMOS非门电压传输特性曲线中看出，输出高低电平的过渡区很陡，阈值电压Vth约为VDD/2。(3)抗干扰容限。(4)传输延迟与功耗。(5)扇出系数。3．CMOS集成电路的特点与双极性器件TTL电路相比，CMOS具有以下特点：(1)静态功耗低(2)电源电压范围宽(3)输入阻抗高(4)扇出能力强(5)抗干扰能力强(6)温度稳定性好，且有较强的抗辐射能力。CMOS的不足之处是工作速度比TTL电路低，且功耗随频率的升高而显著增大。3.6集成逻辑门电路的应用3.6.1TTL与CMOS器件之间的接口问题TTL门驱动CMOS门图3-42TTL驱动CMOS门电路电源电压都为5V时的接口(b)电源电压不同时的接口2．CMOS门驱动TTL门3．TTL和CMOS电路带负载时的接口问题3.6.2TTL集成电路的使用1．正确选择电源电压2．对输入端的处理对于输出端的处理3.6.3CMOS集成电路的使用1．电源问题2．接地问题去耦合滤波器4．驱动能力问题5．输入端的问题6．输出端的保护问题本章课后总结：第4章组合逻辑电路本章重点：组合逻辑电路的特点；组合逻辑电路的分析与设计方法；常用组合逻辑电路的逻辑功能、用法；竞争—冒险的物理现象。本章难点：优先编码器扩展接法；复杂电路的设计。4.1概述4.1.1组合逻辑电路的特点1．从功能上，任意时刻的输出仅取决于该时刻的输入2．从电路结构上，不含记忆（存储）元件图4-1组合逻辑电路的组成框图4.1.2组合逻辑电路的功能描述描述一个组合逻辑电路逻辑功能的方法很多，通常有：逻辑函数表达式、真值表、逻辑图、卡诺图、波形图五种。它们各有特点，又相互联系，还可以相互转换。4.2组合逻辑电路的分析和设计4.2.1组合逻辑电路的分析方法根据给定的逻辑图写出输出函数的逻辑表达式2．进行化简或变换，求出输出函数的最简表达式3．根据简化的逻辑函数表达式列出相应的真值表4．依据真值表和逻辑函数表达式对逻辑电路进行分析，确定逻辑电路的功能，给出对该逻辑电路的评价。以上步骤可用框图表示，如图4-2所示。图4-2组合逻辑电路分析框图4.2.2组合逻辑电路的设计方法2．根据真值表写出相应的逻辑表达式。3．对逻辑表达式进行化简，如命题对门的种类有特殊要求，还要对化简后的表达式进行变换。4．画出相应的逻辑电路图以上步骤可用图4-5框图表示。图4-5组合逻辑电路设计步骤框图4.3常用中规模组合逻辑电路4.3.1编码器编码：将输入的每个高/低电平信号变成一个对应的二进制代码普通编码器:普通编码器对输入要求比较苛刻，任何时刻只允许一个输利用无关项化简，得：优先编码器:允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。例：8线-3线优先编码器（设I7优先权最高…I0优先权最低）。I7I6I5I4I3I2I1I0Y2Y1Y01×××××××01××××××001×××××0001××××00001×××000001××0000001×000000011111101011000110100010004.3.2译码器译码：将每个输入的二进制代码译成对应的输出高、低电平信号。常用的有：二进制译码器，二-十进制译码器，显示译码器等。1．二进制译码器例：3线—8线译码器集成译码器实例：74HC138表4-974LS138的真值表S1+A2A1A0×10×1010101010101010××××××00000101001110010111011111111111111111110111111110111111110111111110111111110111111110111111110111111110利用附加控制端进行扩展2.二—十进制译码器将输入BCD码的10个代码译成10个高、低电平的输出信号BCD码以外的伪码，输出均无低电平信号产生。例：74HC423．显示译码器4．译码器的应用(1)译码器的扩展利用译码器的使能端可以方便地扩展译码器的容量。(2)实现组合逻辑电路。3位二进制译码器给出3变量的全部最小项。。。n位二进制译码器给出n变量的全部最小项。(3)构成数据分配器由于译码器和数据分配器的功能非常接近，所以译码器一个很重要的应用就是构成数据分配器。4.3.3数据选择器4.3.4加法器1．半加器2．全加器4.3.5数值比较器1．1位数值比较器2．多位数值比较器多位数的大小比较应遵循这样的原则：首先比较两数的高位，高位大即大，高位小即小；若高位已比出大小，便可以得出结论，不再进行低位比较，若高位相等，可比较低位，依此类推。4.4组合逻辑电路中的竞争——冒险现象4.4.1竞争——冒险现象及其成因1．竞争——冒险现象两个输入“同时向相反的逻辑电平变化”，称存在“竞争”因“竞争”而可能在输出产生尖峰脉冲的现象，称为“竞争-冒险”。2．产生原因在数字电路中，任何一个门电路只要有两个输入信号同时向相反的方向变换（即由01变为10，或由10变为01），其输出端就可能产生干扰脉冲。4.4.2竞争—冒险现象的判断1．代数法代数法是从逻辑函数表达式的结构来判断是否具有产生冒险的条件。2．卡诺图法卡诺图法是判断冒险的另一种方法，它比代数法更直观、方便。3．实验分析法用实验来检查电路的输出端，是否有因为竞争—冒险而产生的尖峰脉冲，也是一种十分有效的判断方法。4．计算机辅助分析法将计算机辅助分析的手段用于分析数字电路以后，为从原理上检查复杂数字电路的竞争—冒险现象提供了有效的手段。通过在计算机上运行数字电路的模拟程序，能够迅速查出电路是否会存在竞争—冒险现象。目前已有这类成熟的程序可供选用。4.4.3消除竞争－冒险现象的方法当组合逻辑电路存在冒险现象时，可以采取以下方法来消除冒险现象。1．接入滤波电容2．引入选通脉冲修改逻辑设计本章课后总结：第5章触发器本章重点：1.掌握各种触发器的结构、动作特点。2.掌握各种触发器的逻辑功能：特性表、特性图、状态转换图。本章难点：触发器结构、触发方式、逻辑功能三者之间的关系；内部电路结构和详细工作原理。5.1概述5.1.1触发器的概念及特点触发器：能够快速存储1位二进制数字信息。特点：1)触发器有两个稳态，正好用来表示逻辑“1”和“0”，无外触发时可维持稳定。2)触发器在外部信号触发作用下，可以由一种稳定状态转换到另一种稳定状态（称为翻转）。3)外部触发信号消失后仍能维持原来的稳定状态，具有记忆功能。5.1.2触发器的分类及逻辑功能描述1．触发器的分类1)根据有无时钟脉冲触发可分为基本无时钟触发器与时钟控制触发器。2)按照电路结构和触发方式可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。3)按照逻辑功能可分为RS触发器、JK触发器、D触发器、T触发器、T触发器。2．触发器的逻辑功能描述触发器的逻辑功能描述通常有5种方法：特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图）。值得注意的是，同一电路结构可组成不同逻辑功能的触发器；反之，同一逻辑功能的触发器可由不同的电路结构来实现。理解触发器的逻辑功能是学习触发器部分的重点。5.2基本RS触发器5.2.1用与非门构成的基本RS触发器电路结构(a)电路结构(b)逻辑符号2．基本RS触发器逻辑功能的描述特性表表5-1与非门构成的基本RS触发器的特性表QnQn+1功能011或00置0(复位)101或01置1(置位)111或0Qn保持001或0×禁用(不定)(2)特性方程化简为：状态转换图(4)激励表表5-2激励表Qn→Qn+1激励输入QnQn+100110101101××101图5-4基本RS触发器的状态转换图波形图5.2.2用或非门构成的基本RS触发器电路结构(b)逻辑符号表5-3或非门组成的基本RS触发器的特性表QnQn+1功能101或00置0(复位)011或01置1(置位)001或0Qn保持111或0×禁用(不定)其约束条件为：。5.3同步触发器5.3.1同步RS触发器1．电路结构(a)电路结构(b)逻辑符号2．同步RS触发器功能的几种表示方法(1）特性表表5-4同步RS触发器特性表CPSRQnQn+1功能0××1或0Qn保持1001或0Qn保持1011或00置01101或01置11111或0×禁用（2）特性方程(5-3)图5-11同步RS触发器Qn+1的卡诺图图5-12同步RS触发器的状态转换图（3）状态转换图（4）激励表表5-5同步RS触发器的激励表Qn→Qn+1RS00011011×001100×（5）波形图5.3.2同步D触发器(a)电路结构(b)逻辑符号2．同步D触发器逻辑功能的描述(1)特性表表5-6同步D触发器的特性表CPDQnQn+1功能0×0或1Qn保持100或10置0110或11置1对同步D触发器来说，CP＝1时，将输入数据存入触发器；CP＝0时，保持该数据不变。只有下一个CP来到时，才能改变原存数据。(2)状态图由表5-6可画出同步D触发器的状态图，如图5-17所示。图5-17同步D触发器状态图图5-18同步D触发器的波形（3）波形图5.4主从触发器5.4.1主从RS触发器电路结构及逻辑符号(a)电路结构(b)逻辑符号表5-7主从RS触发器的特性表CPSR功能1或0保持001或0保持101或01置1(置位)011或00置0(复位)111或0禁用(不定)主从RS触发器的逻辑功能和前面的同步RS触发器相同，不同的是同步RS触发器在CP=1期间都可能触发翻转，主从RS触发器只在CP下降沿触发翻转。5.4.2主从JK触发器电路结构(a)电路结构(b)逻辑符号逻辑功能表5-8主从JK触发器的特性表CPJK功能1或0保持001或0保持101或01置1（置位）011或00置0（复位）111或0翻转（计数）JK触发器的状态转换图如图5-24所示。主从JK触发器的激励(驱动)表如表5-9所示：表5-9主从JK触发器的激励表Qn→Qn+1JK000110110×1××1×0波形图3．主从JK触发器的一次翻转现象4．主从JK触发器的异步输入端(a)电路结构(b)逻辑符号表5-10有异步输入端主从JK触发器的特性表CPJKQnQn+1功能00×××××不允许01××××0异步置010××××1异步置111↓001或0Qn保持11↓011或00置011↓101或01置111↓111或0翻转(计数)5.3.3．主从T触发器和T'触发器除了前面已介绍的RS触发器、D触发器和JK触发器外，在实际工作中还经常会用到T、T′触发器。下面介绍一下T、T′触发器的逻辑功能。1．T触发器如果将图5-27a所示的主从JK触发器的J和K相连作为T输入端就构成了T触发器，其逻辑符号如图5-27b所示。T触发器特性方程：a)逻辑图b)逻辑符号图5-27用主从JK触发器构成的主从T触发器=Qn(5-5)其特性表见表5-10。表5-10T触发器特性表TQnQn+1功能说明000101Qn+1=Qn保持110110Qn+1=翻转2．T′触发器当T触发器的输入控制端为T=1时，则触发器每输入一个时钟脉冲CP，状态便翻转一次，这种状态的触发器称为T'触发器。T'触发器的特性方程为：(5-6)其特性表见表5-12。表5-12T'触发器特性表QnQn+1功能说明0110Qn+1=翻转5.5边沿触发器5.5.1维持—阻塞边沿D触发器同步D触发器(b)维持—阻塞边沿D触发器(c)逻辑符号5.5.2CMOS主从结构的边沿触发器5.6各种触发器功能的比较与转换5.6.1触发器的逻辑功能和电路结构5.6.2触发器功能的转换1．JK触发器转换为D、T和T′触发器(a)JK→D(b)JK→T(c)JK→T′(d)JK→RS2．D触发器转换成JK、T和T′触发器(a)D→JK(b)D→T(c)D→T′本章课后总结：第6章时序逻辑电路本章重点：1.掌握时序电路的基本分析方法、设计方法。2.掌握若干常用时序电路的工作原理和使用方法。本章难点：时序逻辑电路的设计（逻辑抽象、任意进制计数器的设计（同步/异步置零、同步/异步置数、进位信号产生）；复杂电路的设计；异步时序逻辑电路的分析与设计方法。6.1概述6.1.1时序逻辑电路的结构及特点组合逻辑电路组合逻辑电路存储电路┆┆┆┆X1XiY1YjQ1QlZ1Zk图6-1时序逻辑电路结构1.功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加2.电路结构上：①包含存储电路和组合电路；②存储器状态和输入变量共同决定输出6.1.2时序逻辑电路分类按触发器的状态变化是否同步：分为同步时序电路和异步时序电路两大类。同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻。异步：没有统一的clk,触发器状态的变化有先有后。2．按逻辑功能分为：计数器、寄存器、顺序脉冲发生器。3．按输出信号的特性分为米利(Mealy)型和穆尔(Moore)型。Mealy型：Moore型：6.2时序逻辑电路的分析方法1．根据逻辑图写出电路的输出方程以及各个触发器的驱动方程和状态方程对于异步时序电路，还应写出各触发器的时钟方程，即时钟信号的逻辑表达式。2．列状态（转换）表3．画状态（转换）图4．检查电路有无自启动能力如果电路有无效状态存在，则应检查电路有无自启动能力。5．画时序（波形）图6．功能描述6.2.2同步时序逻辑电路的分析分析：找出给定时序电路的逻辑功能，即找出在输入和CP作用下，电路的次态和输出。6.2.3异步时序逻辑电路的分析异步时序逻辑电路与同步时序电路逻辑分析方法基本相同，不同的是异步时序电路没有统一的CP，所以应先分析各触发器的CP是否为有效触发脉冲，只有在有效触发时，才可根据状态方程计算触发器的次态，否则触发器状态不变。6.3若干常用的时序逻辑电路6.3.1计数器用于计数、分频、定时、产生节拍脉冲等。1．计数器的分类（1）按触发方式分为同步计数器和异步计数器。（2）按计数容量分为二进制计数器和非二进制计数器。（3）按计数的增减规律分类按计数的增减规律分为加法计数器、减法计数器和可逆计数器。2．同步计数器（1）同步二进制计数器1）三位同步二进制加法计数器图6-123位同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：J0=K0=1，J1=K1=，J2=K2=2）同步二进制减法计数器图6-143位同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。减法：J0=K0=1，J1=K1=，J2=K2=。3）同步二进制可逆计数器可逆计数器是指在控制信号作用下，既可以用作加法计数又可以用作减法计数的计数器。图6-18是三位同步二进制可逆计数器。m位同步二进制计数器的驱动方程为加法：J0=K0=1，J1=K1=，J2=K2=，J3=K3=；减法：J0=K0=1，J1=K1=，J2=K2=，J3=K3=。把加、减计数器的驱动方程合并在一起，即可得出二进制可逆计数器的驱动方程。（2）同步十进制计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CP电路状态回到0000。CPCPQ0Q1Q2Q33．异步计数器图6-183位异步二进制加法计数器CPCP0=CPCP1=Q0CP2=Q1Q24．集成计数器(1)几种典型集成计数器1)74LS161——异步清零、同步预置数4位二进制加法计数器，如图6-20所示。图6-2074LS161的引脚排列图及逻辑功能示意图2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器，这里不再给出。3）4位二进制同步可逆计数器集成计数器的应用用已有的N进制芯片，组成M进制计数器是常用的方法。如果N˃M，只需一片集成计数器即可实现；如果N<M，则需要用多片集成计数器才能实现。1)N˃M的情况。当N>M时，需要去掉N-M个状态，方法有两种。其一就是计数器到M状态时，将计数器清零，此种方法称为置零法；其二就是计数器到某状态时，将计数器预置到某数，使计数器减少N-M种状态，这种方法称为置数法。第一种方法要用计数器的清零功能，第二种方法要用计数器的预置数功能，如图6-22所示。同步置零法异步置零法同步置零法异步置零法同步置数法a)置零法b)置数法图6-22置零法和置数法示意图2)N<M的情况。方法：用多片N进制计数器连成模大于M的计数器，再用上述几种方法连成M进制计数器。①若M可以分解为两个小于N的因数相乘，即M=N1N2，可采用先分别置成N1、N2进制，再按级联方式连接。级联方式是将多个集成计数器连接起来，以获得计数容量更大的计数器。两个模N1、N2计数器级联，可实现N1N2的计数器。实现两片计数器级联的方法如下：a.同步级联。同步级联的特点是两个计数器同时连接同一个计数脉冲CP，以低位计数器进位脉冲C作高位计数器的工作状态控制脉冲ET、EP。1）同步级连QQ0CP1Q1Q2Q3数据预置11数据预置Q4Q5Q6Q7ETEPD0D1D2D3RDLDCQ0Q1Q2Q374161(1)CPETEPD0D1D2D3RDLDCQ0Q1Q2Q374161(2)CP图6-2574LS161同步级联组成8位二进制加法计数器2）异步级连Q0Q0CP1Q1Q2Q3数据预置11数据预置Q4Q5Q6Q7ETEPD0D1D2D3RDLDCQ0Q1Q2Q374160(1)CPETEPD0D1D2D3RDLDCQ0Q1Q2Q374160(2)CP11图6-2674LS160异步级联组成100进制计数器整体置数：基本原理和N˃M时置数法类似。（5）用现成产品获得任意N进制计数器的方法6.3.2寄存器1．数码寄存器图6-28D触发器构成的四位数码寄存器2．移位寄存器（1）单向移位寄存器1）4位右移寄存器图6-29D触发器组成的4位右移寄存器2）4位左移寄存器（2）双向移位寄存器(2)双向移位寄存器既可左移又可右移的称为双向移位寄存器，74LS194是由四个触发器组成的功能很强的四位双向多功能集成移位寄存器，可在时钟脉冲的上升沿实现左移、右移或并行送数等操作，也可以保持不变，具体功能的实现由工作方式控制端控制。74LS194的逻辑功能和引脚图如图6-31所示，功能表见表6-9。DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。a)逻辑功能示意图b)引脚图图6-31集成移位寄存器74LS1946.4时序逻辑电路设计6.4.1时序逻辑电路设计步骤根据设计要求，设定状态、导出对应状态图或状态表，这种直接由设计要求导出的状态图（表）叫原始图（表）。状态化简，原始状态图（表）通常不是最简单的，往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。化简后的状态图（表）叫简化状态图（表）。状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。4．选择触发器的类型，触发器的类型选得合适，可以简化电路结构。可供选用的触发器通常是JK或D。JK功能齐全使用灵活，D控制简单设计容易，但逻辑图可能较复杂。5．选定触发器后，便可求出状态表，画出卡诺图，根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和状态方程。6．根据状态方程求驱动方程，根据输出方程和驱动方程画出逻辑图。7．检查电路能否自启动，若状态图中的状态数N小于，则存在不用的多余状态（无效状态），应对已设计好的电路检测这些无效状态能否进入有效状态，即检查能否自启动。6.4.2时序逻辑电路设计举例本章课后总结：第7章脉冲波形的产生与整形本章重点：施密特触发电路基本电路；单稳态电路典型电路；多谐振荡器参数与特性定性关系；555定时器的工作原理及应用。本章难点：产生振荡的原理；脉冲电路过渡过程的分析、等效电路的建立。7.1概述7.1.1脉冲波形的主要参数理想的矩形波只有3个参数，如图7-1a所示，即脉冲幅度Um，脉冲周期T和脉冲宽度tW。实际的矩形波要复杂一些，如图7-1b所示。图7-1矩形波信号的主要参数7.1.2脉冲波形的产生和整形在数字电路中，获得脉冲信号的方法不外乎两种：一种是利用多谐振荡器直接产生脉冲信号；另一种则是利用整形电路如施密特触发器、单稳态触发器等对已有的周期性变化信号进行整形或变换，使之符合数字电路的要求。7.2施密特触发器(SchmittTrigger)7.2.1用门电路构成的施密特触发器1．电路组成2．工作原理a)同相施密特触发器b)反相施密特触发器图7-3同相施密特触发器和反相施密特触发器及其电压传输特性4．施密特触发器的特点1)施密特触发器输出有两种状态：0态和1态，也就是说，它输出的是数字信号，要么是高电平，要么是低电平；2)施密特触发器采用电平触发，也就是说，它输出是高电平还是低电平取决于输入信号的电平；3)对于正向和负向增长的输入信号，电路有不同的阈值电平UT+和UT－。也就是说，输入信号电压上升时，与UT+比较，大于UT+输出状态翻转；输入信号电压下降时，与UT－比较，小于UT－，输出状态翻转。7.2.2施密特触发器的应用1．波形变换施密特触发器可以把连续变化的正弦波、三角波以及其它不规则输入电压变换为矩形波输出。如图所示。图7-5波形变换图7-6脉冲整形2．脉冲整形3．脉冲鉴幅图7-7脉冲鉴幅7.3单稳态触发器7.3.1用门电路构成的单稳态触发器1．电路组成2．工作原理(1)单稳态触发器的稳态。接通电源VDD，单稳态触发器处于稳态时，输入端无触发脉冲，因此ui＝0，为低电平(因为是高电平触发)。而ui2＝VDD＝1，所以uO＝0。由于ui＝0，所以uO1＝1≈VDD。因此，稳态时电容C两端电位均为VDD，电容两端电压为零，电容C中无电荷，这是稳态的标志。只要输入信号保持低电平不变，电路就维持在uO1为高电平，uO为低电平这一稳定状态。(2)当ui加一个正脉冲时，由稳态进入暂稳态假设在t1时刻，输入端有一正脉冲信号出现，当ui变为高电平时，G1输出立即变为低电平，由于电容两端的电压不能突变，故ui2随uo1跳变为低电平，uO跳变为高电平。该高电平反馈到G1的输入端，使uO仍维持在低电平。电路处于uO1为低电平、uO为高电平的暂稳状态。这里有一个正反馈过程，其作用是改善uO1，uO边沿，使uO1和uO边沿很陡。正反馈如下所示：ui2↓→uo↑→uo1↓(3)暂稳态自动回到稳态进入暂稳态后，uO1为低电平，VDD经R向电容C充电，充电回路为VDD→R→C→uO1，充电使ui2上升。当ui2上升到等于G2的阈值电平UTH=VDD/2时，G2输出低电平uO≈0。电路返回到自然稳态uO=0。如果触发脉冲己经消失，即ui由高电平回到低电平，uO1≈VDD，电路回到稳态。这里也有正反馈现象，其作用是改善uO1，uO边沿，使uO1和uO边沿很陡。正反馈如下所示：ui2↑→uo↓→uo1↑回到稳态后，电容C处于放电的过程，放电回路为：ui2→R→VDD→G1输出级导通管→uO1→C→ui2，放电使ui2下降，当ui2下降到等于VDD时（此时，C两端均为VDD，C中无电荷），电路稳定，保证uO=0。由G1的输出级导通管、电阻R构成放电回路，ui2逐步趋向VDD，此时，单稳态触发器完整的工作过程完成。图7-11单稳态触发器的