数字电子技术2022级学习通超星期末考试答案章节答案2024年

数字电子技术(2022级）学习通超星期末考试章节答案2024年ADC是一类将模拟信号转换为数字信号的器件，其转换过程一般有四个步骤，依次是（

）、（

）、（

）、（

）。

答案:取样；采样;保持;量化;编码8位倒T型电阻网络D/A转换器，参考电压VREF=10V，当数字输入D7~D0为1000_0000时，输出电压为（

）伏。

答案:-5/star3/origin/b6292f1ad1f866a09a2324dd993f7d63.png

答案:与逻辑；G=ABC/ananas/latex/p/1443259

答案:利用卡诺图化简法对逻辑函数进行化简后，最简式为/star3/origin/d6ade906cc4bb8405123055731b38572.png

答案:利用反演规则，可将F(A,B,C）转换为或与式，为/star3/origin/86c61088a6f9090b7c899f6269afdddd.png

答案:错一密室需要安装入室盗窃告警系统，该密室共有2扇窗子和1扇门，门窗上均安装有磁性传感器，正常情况下所有窗子和门都处于关闭状态，传感器输出低电平；如果窗子或门被打开，传感器输出高电平。试问：使用何种逻辑门可实现该简易防盗报警系统。

答案:或门十进制数473的8421BCD表示为（

）

答案:010001110011十进制数-34的8位二进制补码是（

）

答案:11011110二进制数11011101对应的十进制数是（

）

答案:221/star3/origin/caecd30430ba711d2a8854b2c22d53c3.jpg

答案:8;11010100一个周期数字信号波形的脉冲宽度为25us，周期为100us，该数字信号的频率是（

）KHz，占空比是（

）。

答案:10;25%写出二进制数-10110的原码、反码和补码

答案:（110110）原

→（101001）反

→（101010）补

将十进制数167.358转换成8421BCD码和余三BCD码

答案:8421BCD（000101100111.001101011000）余三码

（010010011010.011010001011）将二进制数1010001101转换成八进制数和十六进制数分别为：

答案:1215；28D将二进制数11001.01转换成十进制数

答案:25.25将十进制数

54.369转换成二进制数（保留小数点后5位）

答案:110110.01011/star3/origin/b74d0a6bf9c3af1cd77fc0b18d6f25c9.png

答案:(1)/star3/origin/bab2c882954d291ae2702f5410db03ed.png

答案:

/star3/origin/e22a32628b0cc1fc3d34995b17295c9b.png

答案:ABCD=1101/star3/origin/7033959ef06f38a5acf6d4c7f7b6104f.png

答案:modulehomework(A,B,C,Y);

inputA,B,C;

outputY;

assignY=((~A)&B&C)|((~B)&A&C);endmodule/star3/origin/f5bd0c2fc2a47b18621b96492b9a7e5f.png

答案:moduleEx3_2(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;wireS1,S2,S3;xorU1(S1,A,B);nandU2(S2,Cin,S1);nandU3(S3,A,B);nandU4(Cout,S2,S3);xorU5(Sum,S1,Cin);endmodule已知A

=

2'b01,

a

=

2'b10,B=

4'h1A,

那么C={a,

A,

B}为（

）

答案:8'h9A以下几个工程师命名的VerilogHDL中的标识符，符合规范的是（）

答案:_mycase下列VerilogHDL程序片段，无语法错误的是（）

答案:if(a>b)begin

out1<=int1;

out2<=int2;endVerilogHDL的程序片段如下：reg[3:0]result;case(rega)16'd0:result=4'b1000;16'd1:result=4'b1001;16'd2:result=4'b1010;16'd3:result=4'b1011;default:

result=4'b0000;endcase如果rega的值为16'b0010，则运行程序段后，result的值为（）

答案:4'b1010下列VerilogHDL的常量表示和解释正确的是（）

答案:4'd24位十进制数/star3/origin/f72a7f7100373ea50c89c56118db4d93.png

答案:xor(Y1,B,A);下列关于VerilogHDL语言中逻辑数值说法错误的是（）

答案:A=4'b101z表示A为4位二进制数，其中最高位的状态为高阻态。三态门电路能控制数据进行单向、双向传递。(

)

答案:对CMOS电路和TTL电路在使用时,不用的管脚可悬空。(

)

答案:错TTL与非门的多余输入端可以接固定高电平。(

)

答案:对CMOSOD门(漏极开路门)和TTLOC门(集电极开路门)输出端可以直接相连,实现线与。(

)

答案:对CMOS或非门与TTL或非门的逻辑功能完全相同。(

)

答案:对/star3/origin/b89c625aa9267b59c38401994c94b147.png

答案:三态结构的CMOS缓冲门，使能端高电路有效，逻辑表达式为：Y=A/star3/origin/37b92042d740f91dea191e73f2bed3c6.png

答案:当A=1时，TG1导通，TG2截止，Y=B；当A=0时，TG1截止，TG2导通，Y=B'；/star3/origin/a37c35a164fd08908a90fa5f070928ba.png

答案:高电平有效的三态反相器/star3/origin/74b566f5f911c2d9cccf18fe4b7029eb.png

答案:或逻辑；G=A+B+C某危险品保存柜有A、B、C三个输入键钮，开锁Z1和报警Z2两个输出信号。当A、B、C三键同时按下时，可以开锁；当A、B、C三键都不按下时，既不开锁，也不报警；正常开锁时不报警，其它按键操作均报警。试设计该保存柜的开锁和报警电路，(1)列出真值表；（2）写出开锁信号Z1和报警信号Z2的逻辑表达式；（3）用与非-与非门实现，画出电路图。

答案:或者/star3/origin/4281a18089afdd929cdd4870a16b158e.png

答案:1）逐级写出逻辑表达式，化简：2）列出真值表：3）当3个输入变量A、B、C取值一致时，输出Y=1，否则输出Y=0

所以这个电路可以判断3个输入变量的取值是否一致，故称为判一致电路。/star3/origin/70521704b377007fba47f22dbfa372fc.png

答案:1)逐级写出逻辑表达式：2）列出真值表：3）分析逻辑功能：该电路是全加器，Y1是求和位，Y2是进位输出位；A、B看作两个一位加数，C就是来自低位的进位组合逻辑电路的特点是：任意时刻的（

）状态仅取决于该时刻的

（

）状态，而与信号作用前电路的状态（

）

。

答案:输出，输入，无关组合逻辑电路的竞争—冒险是由于(

)引起的。

答案:电路中存在延迟用VerilogHDL设计一个比较电路，当输入的四位二进制数不是8421BCD码时，用红色LED指示；如果输入的四位二进制是8421BCD码，用绿色LED指示，若输入的8421BCD码大于4时，用蓝色LED指示。

答案:modulecomp(data_in,RED,BLUE,GREEN);input[3:0]data_in;outputregRED,BLUE,GREEN;always@(data_in)beginBLUE=0;RED=0;GREEN=0;if(data_in>9)

RED=1;//NOT8421BCD

elseif(data_in>4)

begin

GREEN=1;BLUE=1;

end

else

GREEN=1;

endendmodule用VerilogHDL设计一个三人表决器，HDL描述方法不限。

答案:moduleVote(A,B,C,L);inputA,B,C;outputL；always@（*）case({A,B,C})3'b000:L=0;3'b001:L=0;3'b010:L=0;3'b011:L=1;3'b100:L=0;3'b101:L=1;3'b110:L=1;3'b111:L=1;endcaseendmodule/star3/origin/cb65e88f1cab369b014ee4d64a1c435f.png

答案:1、将函数写成ABCD的最小项表达式2、用两片74LS138扩充成4-16线译码器，上面为高位片/star3/origin/8f9976efeeab6b1f22a0a47c8761d80c.png

答案:1/star3/origin/6a4c1fce2a97b5316ec8f3148525ac9b.png

答案:1111

集成4位二进制数据比较器74HC85扩展为更高位数的比较器时，最低位芯片的级联输入端（扩展端）的接法是(

)。

答案:(Ia>b)=0,(Ia=b)=1,(Ia实现两个一位二进制数相加，产生一位和值及一位进位值，但不考虑低位来的进位的加法器称为（

）；将低位来的进位与两个一位二进制数一起相加，产生一位和值及一位向高位进位的加法器称为（

）

。

答案:半加器；全加器一个三十二路数据选择器，其地址输入端有

（

）

个。

答案:5生物医学工程专业2022级共有100名学生，现需要用二进制码对每一个同学进行编码识别，至少需要（

）位二进制数码表示这100名学生。如果使用CD4532优先编码器完成该编码电路的设计，至少需要（

）片CD4532级联才能完成设计。

答案:7，13/star3/origin/78530927343a91494d5f66e8baa33bb4.png

答案:从图中可看出：D1=Q2'

，D2=Q1'试用VerilogHDL分别设计一个8位D锁存器和一个下降沿触发的8位D触发器。并比较其异同点。

答案:moduleDFF（D,CLK,Q,Qn);input[7:0]D;inputCLK;outputreg[7:0]Q,Qn;always@(negedgeCLK)

begin

Q<=D;

Qn<=~Q;

endendmodule用与非门构成的RS锁存器处于置1状态时，其输入信号

R

、S应为

（

）

答案:

R

S

=10下列触发器中，具有置0、置1、保持、翻转功能的是

(

)

答案:JK触发器用或非门构成的基本RS锁存器，当输入信号

S=0、R=1时，其逻辑功能为(

)

答案:清0不能够存储0、1二进制信息的器件或电路是

（

）

答案:与非门/star3/origin/9e9f20b2198df55fdbdabd7d91924ed6.png

答案:由状态方程可得状态表：由状态表转换为状态图：/star3/origin/96775d4b56873f4ab84baf53fd19f81f.png

答案:由状态表转换为状态图：电路的逻辑功能：判断A是否连续输入4个或4个以上的1，若是则Y=1，否则Y=0时序逻辑电路在结构方面的特点是：由具有控制作用的 （             ）电路和具记忆作用 （        ） 电路组成。

答案:组合；组合逻辑;触发器；存储；存储器时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为

（

）

型时序逻辑电路；

时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为

（

）

型时序逻辑电路。

答案:Mealy；米利;Moore；摩尔；穆尔时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的（

）

电路，其二是内部存在

（

）通路。

答案:存储；存储器;反馈时序逻辑电路按其不同的状态改变方式，可分为

（

）

时序逻辑电路和

（

）

时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。

答案:同步；异步;异步；同步同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路

（）

答案:没有统一的时钟脉冲控制时序逻辑电路在结构上

（）

答案:必须有存储电路使用VerilogHDL设计篮球24S计时器，已知计数时钟频率1Hz，循环计数，并用数码管监控计数，并显示计数结果。

答案:moduleC24(

inputClk,

outputreg[6:0]HEX1,HEX0

);

reg[5:0]count;

always@(posedgeClk)

begin

if(count>=24)

count<=0;

else

count<=count+1;

end

always@(posedgeClk)

begin

case((count/10)%10)//求十位数

4'd0:HEX1=7'b100_0000;//--0

4'd1:HEX1=7'b111_1001;//--1

4'd2:HEX1=7'b010_0100;//--2

4'd3:HEX1=7'b011_0000;//--3

4'd4:HEX1=7'b001_1001;//--4

4'd5:HEX1=7'b001_0010;//--5

4'd6:HEX1=7'b000_0011;//--6

4'd7:HEX1=7'b111_1000;//--7

4'd8:HEX1=7'b000_0000;//--8

4'd9:HEX1=7'b001_0000;//--9

default:HEX1=7'bzzz_zzzz;

endcase

case(count%10)//求个位数

4'd0:HEX0=7'b100_0000;//--0

4'd1:HEX0=7'b111_1001;//--1

4'd2:HEX0=7'b010_0100;//--2

4'd3:HEX0=7'b011_0000;//--3

4'd4:HEX0=7'b001_1001;//--4

4'd5:HEX0=7'b001_0010;//--5

4'd6:HEX0=7'b000_0011;//--6

4'd7:HEX0=7'b111_1000;//--7

4'd8:HEX0=7'b000_0000;//--8

4'd9:HEX0=7'b001_0000;//--9

default:HEX0=7'bzzz_zzzz;

endcase

end

endmodule/star3/origin/60d331fca4185bdf5e6c6b3cab3458c1.png

答案:循环右移/star3/origin/3f80598415040e0c6f0566f0f7894461.png

答案:10个下列器件中，具有串行—并行数据转换功能的是

()

答案:移位寄存器/star3/origin/ad078bd4fce9b1f3007d8967911bc2cb.png

答案:1001/star3/origin/56efe62be931164008f1aaba04301540.png

答案:0110/star3/origin/c469ce076dc00a72f427e058b43acde0.png

答案:1014个触发器构成的8421BCD码计数器，其无关状态的个数为(

)。

答案:6个若构成一个十二进制计数器，所用触发器至少

(

)

答案:4个由n个触发器构成的计数器，最多计数个数为

（

）

答案:2^n个从0开始计数的N进制增量计数器，最后一个计数状态为

(

)。

答案:N-1/star3/origin/efe922db7043d4e58914ad6ebf0907f8.png

答案:对/star3/origin/5150b947dfbfef9512bb70fd8cd7ac91.png

答案:对/star3/origin/d317540aaf3f72f29ba4ad29d719c98d.png

答案:对以下几种表述中错误的是（）

答案:十进制数-12的真值是01100/star3/origin/54d330ecedfa9eedda4466d3652cf347.png

答案:s=0;c=1用8421BCD码表示45.51的结果是（

）

答案:（01000101.01010001)8421BCD以下数据与十进制数(87)10不等价的是（

）

答案:(101111)2以下几种表述中，不正确的是（

）

答案:格雷码11010对应的二进制码是10111当三态门输出高阻状态时，输出电阻约为几欧姆。

答案:错CMOS集成电路比TTL集成电路功耗大。

答案:错三态门的三种状态分别为：高电平、低电平和高阻态。

答案:对TTL集电极开路门（OC门）电路可以实现“线与”功能。

答案:对对于MOS门电路，多余输入端不允许悬空。

答案:对/star3/origin/2949d1385f95ebfb58dfbacf58baa3da.png

答案:低/star3/origin/8c6687d96484ebfa7b1cd804c4933f48.png

答案:图中波形E/star3/origin/04e97815c5ad31e3804226769819f7b1.png

答案:高/star3/origin/18ace7e7e1bc79f57ab9365485abb8f6.png

答案:或逻辑；G=A+B+C/star3/origin/4bb6aac0e92ea03eddc73cf14fb1a0a1.png

答案:输入DCBA为8421BCD码，输出WXYZ为余3码/star3/origin/335a2c4df7a606b89300350300e37c41.png

答案:与非下列不可能是3-8译码器74x138的输出端状态的是（

）

答案:11010111七段显示译码器74HC4511驱动共阴七段数码管，当译码器七个输出端状态是abcdefg=1101101，则输入一定为（

）

答案:0010下列函数中，存在竞争冒险的是

(

)。

答案:以下全部一个128路数据选择器，其地址输入端有(

)个。

答案:7某电路具有如下逻辑功能：当输入的四位二进制数小于6时，输出为1；大于或等于6时，输出为0；其VerilogHDL描述如下所示，其中编号（1）-（4）中存在语法或者逻辑错误的一句是：module(DATA,Y);

（1）inputDATA;

（2）outputY;

regY;

（3）always@(DATA)

begin

if(DATA<6)

Y=1;

（4）

else

Y=0;

endendmodule

答案:第（2）句下列对组合逻辑电路特点的叙述中，错误的是(

)

答案:电路主要由各种门组合而成，还包含存储信息的记忆元件使用VerilogHDL设计上升沿触发的T触发器，将程序补充完整：moduleFF_T（CLK,T,Q);//端口描述inputT,CLK；

;always@(

)begin

if(T==0)

;else

;endendmodule

答案:outputregQ;posedgeCLK;Q<=Q;Q<=~Q/star3/origin/9bb63b503574100435a648a1a3e64177.png

答案:翻转假设JK触发器的现态Qn=0，要求Qn+1=0，则应使

。

答案:J=0，K=×/star3/origin/f4a350f800fb02ea1549fa073e9cda6b.png

答案:SR=0/star3/origin/123ef02f10c04c872a339fb85fcf8465.png

答案:下降沿；翻转/star3/origin/524db51dfecfeec996434b524e002d78.png

答案:01/star3/origin/4e92a8c3235090ef49ae10e48ae694aa.png

答案:15/star3/origin/9fab6cb9b01230ec454704314764b8dc.png

答案:12以下Verilog代码描述了一个简单的时序逻辑电路。关于该时序逻辑电路的功能，说法正确的是（）moduleCounter(inputclk,reset,

outputreg[2:0]count);

always@(posedgeclkornegedgereset)begin

if(!reset)begin

count<=0;

endelsebegin

count<=count+1;

end

end

endmodule

答案:异步复位、上升沿触发的模八计数器同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（）

答案:没有统一的时钟脉冲控制/star3/origin/fa7fe1cae2eac5049e48d6ed7f1ad726.png

答案:穆尔根据如下所示HDL的描述，说法错误的是（

）。modulex74194(cp,cr,s1,s0,dsl,dsr,d,q);

inputcp,cr;

inputdsl,dsr;

inputs1,s0;

input[3:0]d;

output[3:0]q;

reg[3:0]q;