数字逻辑设计 - 脉冲电路-计数器分析及设计

时序电路计数器分析及设计数字系统设计2时序逻辑电路

时序电路通常包含组合电路和存储电路两部分.存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出.任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）.组合逻辑电路

存储电路

输出方程Yi驱动方程Zi输入Xi

状态方程

Qi复习时序电路的结构框图

ZDMC

–

Lec.#10数字系统设计3FSM:有限状态机

采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法Mealy型

输出信号取决于存储电路状态和输入变量Moore型

输出只是存储电路现态的函数inputsnext

statecurrent

state

输出与时钟同步

combinationallogicMealy

outputs

combinational

Moore

outputs

logic复习ZDMC

–

Lec.#10数字系统设计Block

Diagram

for

Counters

and

State

MachinesZDMC

–

Lec.#10s0数字系统设计5clear

sets

the

register

contentsand

output

to

0s1

and

s0

determine

the

shift

function

s0

s1

function

0

0

hold

state

0

1

shift

right

1

0

shift

left

1

1

load

new

inputinput

left_inleft_out

clear

s1right_outright_in

clockUniversal

Shift

Register

Holds

4

values

Serial

or

parallel

inputsSerial

or

parallel

outputsPermits

shift

left

or

rightShift

in

new

values

from

left

or

right

outputZDMC

–

Lec.#10(left)数字系统设计6

Nth

cellQDCLEAR

s0

and

s1control

mux

Q[N+1]

(right)0

1

2

3Input[N]to

N-1th

cellto

N+1th

cell

CLKclears01

–0

00

00

10

1s1–0101new

value0outputoutput

value

of

FF

to

left

(shift

right)output

value

of

FF

to

right

(shift

left)

Q[N-1]inputDesign

of

Universal

Shift

Register

Consider

one

of

the

four

flip-flops

New

value

at

next

clock

cycle:ZDMC

–

Lec.#107Universal

Shift

Register

Verilog

module

univ_shift

(out,

lo,

ro,

in,

li,

ri,

s,

clr,

clk);

output

[3:0]

out;

output

lo,

ro;

input

[3:0]

in;

input

[1:0]

s;

input

li,

ri,

clr,

clk;

reg

[3:0]

out;

assign

lo

=

out[3];

assign

ro

=

out[0];

always

@(posedge

clk

or

clr)

begin

if

(clr)

out

<=

0;

else

case

(s)

3:

out

<=

in;

2:

out

<=

{out[2:0],

ri};

1:

out

<=

{li,

out[3:1]};

0:

out

<=

out;

endcase

end

endmodule数字系统设计ZDMC

–

Lec.#10数字系统设计84位双向移位寄存器74LS194A的逻辑图ZDMC

–

Lec.#10数字系统设计9器件实例：74LS

194A，左/右移，并行输入，保持，异步置零等功能ZDMC

–

Lec.#10S1

RQ1

=

SQ

′

1Q1*

=

SQ1数字系统设计10′′′

′

′

′

SQ1

=

S1S0

⋅Q1

+

S1S0

⋅Q0

+

S1S0Q2

+

S1S0D1S1S0S0

通过控制S1S0

就可以选择194的工作状态R’DS1

S0

工作状态01111X0011X0101置零保持右移左移并行输入D2ZDMC

–

Lec.#10数字系统设计计数器

用于计数、分频、定时、产生节拍脉冲等分类：

按时钟分–同步、异步

按计数过程中数字增减分–加、减和可逆

按计数器中的数字编码分–二进制、二-十进制等

按计数容量分–十进制，六十进制等ZDMC

–

Lec.#10数字系统设计同步计数器

ZDMC

–

Lec.#10同步二进制计数器

同步二进制加法计数器

原理：根据二进制加法运算

规则可知：在多位二进制数

末位加1，若第i位以下皆为

1时，则第i位应翻转。

由此得出规律，若用T触发

器构成计数器，则第i位触发

器输入端Ti的逻辑式应为：

Ti

=

Qi−1Qi−2...Q0

T0

≡1数字系统设计ZDMC

–

Lec.#10数字系统设计器件实例：74161ZDMC

–

Lec.#1001111XX0X1工作状态置

0（异步）预置数（同步）保持（包括C）保持（C=0）计数EP

ET

X

X

1

0

1CLKXXXRD

LD′

X

0

1

1

1′数字系统设计

同步二进制减法计数器

ZDMC

–

Lec.#10i

i

′

原理：根据二进制减法运

算规则可知：在多位二进

制数末位减1，若第i位以

下皆为0时，则第i位应翻

转。

由此得出规律，若用T触

发器构成计数器，则第i位

触发器输入端Ti的逻辑式

应为：Ti

=

Q′−1Q′−2...Q0T0

≡1数字系统设计ZDMC

–

Lec.#10

加/减计数器

加/减计数器计数结果计数结果

同步加减计数器

加/减两种解决方案

U′

)U′

)′D

∏

0D

∏

0

Ti

=

(

Qj

+(T0

=1

数字系统设计

单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）ZDMC

–

Lec.#10工作状态XX1X001011XX01保持预置数(异步)加计数减计数U′

DLD′CLK

I

S′Q′ji−1

i−1

j=

j=

CLKi

=

CLKU∏Qj

+CLK

D∏Q′

jCLK0

=

CLKU

+CLK

D

数字系统设计

ZDMC

–

Lec.#10′

′

双时钟方式

器件实例：74LS193（采用T’触发

器，即T=1）

i−1

i−1

j=0

j=0

CLK2

=

CLKUQ1Q0

+CLK

DQ1Q0

加法计数器原理：在四位二进制ZDMC

–

Lec.#10′T3

1

计数器基础上修改，

当计到1001时，则下

一个CLK电路状态回

到0000。

T0

=1

T1

=Q0Q3

T2

=Q0Q1

=

Q2QQ0

+Q3Q0数字系统设计同步十进制计数器PresentStateNextStateOutputFlip-FlopInputsQ3Q2Q1Q0Q3Q2Q1Q0CT3T2T1T00000000100001000100100001100100011000010011010000111010001010000101010110000110110011100001011110000111110001001000011001000011001数字系统设计State

Table

for

BCD

CounterZDMC

–

Lec.#10数字系统设计ZDMC

–

Lec.#10能自启动数字系统设计器件实例：74

160ZDMC

–

Lec.#1001111XX0X1工作状态置

0（异步）预置数（同步）保持（包括C）保持（C=0）计数EP

ET

X

X

1

0

1CLK

X

X

XRD

LD′

X

0

1

1

1′数字系统设计

减法计数器

原理：对二进制减

法计数器进行修改

，在0000时减“1”后

跳变为1001，然后

按二进制减法计数

就行了。ZDMC

–

Lec.#10′

′

′

′

′′

′

′

′

′

′

′

T0

=1

T1

=Q0

⇒Q0(Q3Q2Q1)′T2

=Q1Q0

⇒Q1Q0⋅(Q1Q2Q3)′T3

=Q2Q1Q0数字系统设计ZDMC

–

Lec.#10能自启动数字系统设计

十进制可逆计数器