集成电路设计（第4版） 课件 4.3 MOS工艺

1第四章 集成电路器件工艺4.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3MOS工艺和相关的VLSI工艺4.4BiCMOS工艺2图4.9MOS工艺的分类

3认识MOSFET线宽(Linewidth),特征尺寸(FeatureSize)指什么？4MOS工艺的特征尺寸

(FeatureSize)特征尺寸:最小线宽

最小栅长

图4.1054.3.1PMOS工艺

早期的铝栅工艺1970年前，标准的MOS工艺是铝栅P沟道。图4.11

速度低，集成度低，只能制作寄存器等中规模集成电路。6Al栅MOS工艺缺点制造源、漏极与制造栅极采用两次掩膜步骤不容易对齐。这好比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图象就很难看。在MOS工艺中，不对齐的问题，不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成沟道，无法做好晶体管的问题。7Al栅MOS工艺的栅极位错问题图4.128铝栅重叠设计栅极做得长，同S、D重叠一部分图4.13缺点：CGS、CGD都增大了。加长了栅极，增大了管子尺寸，集成度降低。9克服Al栅MOS工艺缺点的根本方法将两次MASK步骤合为一次。让D，S和G三个区域一次成形。这种方法被称为自对准技术。10自对准技术与标准硅工艺1970年，出现了硅栅工艺(采用了自对准技术）。多晶硅Polysilicon，原是绝缘体，经过重扩散，增加了载流子，可以变为导体，用作电极和电极引线。11标准硅栅PMOS工艺图4.14在硅栅工艺中，S、D、G是一次掩膜步骤形成的。先利用光阻胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，使它成为导电的栅极和栅极引线。12硅栅工艺的优点l 自对准的，它无需重叠设计，减小了电容，提高了速度。l 无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度和电路的可靠性。13FET（FieldEffectTransisitor）按衬底材料区分有Si,GaAs,InP按场形成结构区分有 J/MOS/MES按载流子类型区分有 P/N按沟道形成方式区分有 E/D4.3.2 NMOS工艺14E-NMOS的结构示意图

图4.16E-NMOS的结构示意图15D-NMOS的结构示意图

图4.16D-NMOS的结构示意图16E-PMOS的结构示意图

图4.16E-PMOS的结构示意图17工作原理：在栅极电压作用下，漏区和源区之间形成导电沟道。这样，在漏极电压作用下，源区电子沿导电沟道行进到漏区，产生自漏极流向源极的电流。改变栅极电压，控制导电沟道的导电能力，使漏极电流发生变化。E-NMOS工作原理图18E-NMOS

工作原理图Vgs>Vt，Vds=0VVgs>Vt，Vds<Vgs-VtVgs>Vt，Vds>Vgs-Vt图4.17不同电压情况下E-NMOS的沟道变化19NMOS

工艺流程图4.18NMOS工艺的基本流程

20图4.19NMOS反相器电路图和芯片剖面示意图SDDS214.3.3CMOS工艺进入80年代以来，CMOSIC以其近乎零的静态功耗显示出优于NMOS的特点，而更适于制造VLSI电路。加上工艺技术的发展，使得CMOS技术成为当前VLSI电路中应用最广泛的技术。CMOS工艺的标记特性阱/金属层数/特征尺寸221

Poly-,P阱CMOS工艺流程23图4.20P阱CMOS剖面示意图24图4.21N阱CMOS剖面示意图25图4.22双阱CMOS工艺

（1）

（2）

（3）

（4）

P阱注入N阱注入衬底准备光刻P阱去光刻胶,生长SiO226

（5）

（6）

（7）

（8）

生长Si3N4有源区场区注入形成厚氧多晶硅淀积27

（9）

（10）

（11）