IEEE期刊论文翻译

IEEE期刊论文翻译IEEE期刊论文翻译/IEEE期刊论文翻译期刊论文翻译一：一种纳米级的辐射加固CMOS锁存器设计和性能分析文章英文名称：DesignandPerformanceEvaluationofRadiationHardenedLatchesforNanoscaleCMOS作者：ShengLin,Yong-BinKim,andFabrizioLombardi第一作者单位：ElectricalandComputerEngineeringDepartment,NortheasternUniversity,Boston,UnitedStates原文出版出处:IEEETransactionsonVeryLargeScaleIntegration(VLSI)Systems,v19,n7,p1315-1319,July2011摘要：深亚微米/纳米CMOS电路对外部辐射现象更敏感，有可能导致所谓的软错误的发生。因此，在纳米级的电路设计中电路的软错误容忍度是有严格要求的。由于传统的容错方法，在电力方面、面积和性能方面耗费大量的成本，存储单元的低功耗加固设计发展（如插销和存储器）越来越重要。本文提出三个新加固设计的CMOS锁存器，工艺尺寸为32纳米，这些电路是基于施密特触发器的，而第三个电路采用了在反馈回路级联配置。级联ST锁存器的临界电荷比传统的锁存器高112％，而面积增加只有10％。一种锁存器新型的设计指标（QPAR）去测试总体设计效果，包括面积、性能、功耗和抗软错误。（QPAR）表明，设计的级联ST锁存器与现有的加固设计方法相比实现多达36％的改进。蒙特卡罗分析了本文中加固锁存器对电压、温度（PVT）的变化曲线。关键词：电路可靠性，加固锁存器，纳米CMOS工艺，抗辐射加固，稳健设计。一、简介INTRODUCTION由于纳米技术从探索到工业实践发展迅速，纳米电路的操作已被广泛地进行了分析。为了实现较低的VDD和较小的节点电容，电路节点存储的电荷量正在变得越来越小，从而使电路更容易受到外部杂散电压引起的现象的影响，如宇宙射线辐射，由于中子和α粒子。这些高能粒子通过硅产生少数载流子，可能是由源/漏极扩散源收集，从而改变了节点的电压值。这对存储器和锁存器特别有害，影响数据的完整性。就像大多数文献报道的，它可能导致短暂的错误(TFs)。如这个短暂的错误被抽样单元（锁存器）锁存，那么这可能会导致所谓的软错误（SE）。软错误率（误码率）定义为一种（电路或系统）遇到软错误的概率。误码率发生明显的深亚微米高/纳米的CMOS电路。许多逻辑电路容错方法被提出。防止存储器和锁存器在面积，速度方面的功耗和功率产生TF非常重要。因此，数据的完整性从多方面来说对TF是至关重要。有TF引起的容错影响锁存器，提出了一种对存储器和锁存器的加固设计。本文的目的是要提出新的低功耗和更高的软错误容忍的抗辐射加固锁存器的CMOS设计在32纳米大小的电路功能。通过解决在最初在[15]中提出更详细的设计问题，本文详细介绍了小说的特征分析和比较现有的硬锁在随着大量模拟技术文献结果发现这些设计配置。耐受性软错误是由于达到一个更高的临界电荷，这也是以较高的性能指标的补充，例如面积减少开销。度量（记为QPAR）评估硬化以与设计等优点的数字延迟，面积（和电力）是比较建议的提出与现有的龙头配置。面积效率的建议的龙头，是相对于传统的硬化锁存根据实际布局。广泛的模拟结果用于评估和比较新设计的有效性。结果表明，该锁报价在32纳米的特征尺寸利用其预测技术文件（相当大的优势）的基础上QPAR。该进程的一个变化的影响评估还提供使用蒙特卡罗模拟。二、已有加固锁存器EXISTINGHARDENEDLATCHESA参考锁存器ReferenceLatch图1显示了一种广泛使用的锁存电路，在本文中称为参考锁存器,D表示锁存输入节点，CLK和NCLK是系统时钟，节点ln1，lo1和nq的是属于闭锁回路内部节点反馈和Q是锁存输出节点。据报道，关键的电荷，只有在有一个最低的Q使得节点可以通过检查确定的具体实验节点估计。一旦被确定，这种模式电荷产生的HSPICE应用到这些节点电流脉冲。实验结果表明，在节点ln1的Q值是节点间ln1，nq的，和lo1最低。此外，这只是之一，其他两个节点Q的十分之一。B.现有的设计硬化锁存ExistingHardenedLatchesDesigns现有的设计硬化锁存大部分通过增加一些节点或在设计他们的实力电容晶体管实现。栅极电容的除了一个关键节点，是最常用的方法之一，硬化CMOS器件。软错误掩蔽使用施密特触发器锁存电路（扫描电镜，锁存器）已经在[7]中提出的。施密特触发器的电压，以便它可以掩盖在输入一个较大的瞬态脉冲滞后的财产。同时，也增加了节点ln1临界电荷，如图中所示。晶体管M1和M2被添加到引用锁存使施密特触发器。在节点ln1等效栅极电容的增加，从而也增加了在节点ln1关键收费。拆分内部节点的低成本锁存器（单，信用证锁存）已在[6]中提出的。而不是增加节点电容，单仲偕，立法会闩锁采用一种替代方法来强化反馈的节点[6]。在本文中，两个逆变器被添加到单，立法会的[6与参考公平的比较]闩闩锁设计。然而，输入输出延迟恶化的表现，由于晶体管之间的冲突在反馈回路和输入锁存驱动[6]。一种丝氨酸容错路径独家闩锁已被提出[16]。在误码率容错路径独占（STPE）闩锁采用了标准的道路专用锁和一个骰子一样[3]冗余时钟门将实现高误码率容忍。至于STPE锁存器，逆变器被添加到STPE输出锁存器与参考比较闩锁设计，即逆变器来生成所需的输出。对于STPE闭锁，冗余电路停止传播到输出节点的故障。但根据后面的手稿，在高功率大面积得的耗费，从而限制了其在设计中的应用。三、所描述的加固锁存器PROPOSEDHARDENEDLATCHES在本节中，提出三种加固锁存器的设计和分析A.改良的标准锁存器ModifiedSEM-Latch基于触发器加固的锁存器用于SEM锁存器的的Schmitt触发器电路如图2所示。当时钟clk高时，输入节点D瞬间高脉冲，因为Schmitt触发器可以压制住输入的小错误。关键电路的的改善可以改进SEM锁存器设计。这个新的设计在图3显示，并且模仿结果参数为采用2.63fC，32nmCMOS工艺，0.9V电源，温度为室温，而SEM锁存器关键电路采用2.33fC。所以，临界电荷改善达到13%。图3改进的容软错误锁存器设计B.二选一施密特触发锁存器AlternativeSchmittTriggerLatch和图1提到的的锁存器很接近，SEM锁存器和修改过的SEM锁存器的ln1结节点都被连接到一个反相器。如图4.加固的基于Schmitt触发器(ST)锁存器。在ST锁存器，节点ln1被连接到包括六支晶体管的Schmitt触发器[9]。当结ln1是低的时，结nq高，M6打开，并且结int2被充电。如果在结的TF从低变到高，改变结nq状态，需要首先在结int2放电。当有一个相反脉冲信号加在节点ln1，一个相似的情景发生。所以，这台Schmitt触发器可能提供更好的容忍能力(强壮)给软体错误由于充电在结int1和int2。提出的锁存器更慢归结于滞后现象。当CLK是低的时，并且NCLK高，反馈环路保留数据，并且Schmitt触发器配置提供更好的容忍能力(强壮)给软体错误。C.射地-基地放大施密特触发锁存器CascodeSchmittTriggerLatch在图4显示的ST锁存器，反馈环路包括变换器I2和时钟受控传输门T2。反馈环路的一种供选择的电路如图5显示，两个锁存器都使用一种数字式cascade配置，。在Figs.4和5的反馈电路在数据保留的阶段亚稳态的操作operationofexitingthemetastablestate是不同德。如在的参考文献[13]中，当使用为一个弱信号放大器的减少的米勒作用，共基放大器配置比传输门配置提供更好的能力退出亚稳态由于将降低性能，。模仿结果表示，与cascode反馈(CascodeST锁存器)的ST锁存器达到3.34fC重要充电在32纳米CMOS工艺，0.9V电源，室温，相比3.00fc的带有传输门反馈st锁存器。当CLK为高，NCLK低在图4和图5中的锁存器结果相似，并且在ST锁存器和CascodeST锁存器的功耗和延迟表现的之间没有重大区别。与在图4的ST锁存器比较，CascodeST锁存器达到11%重要充电改善，在功耗和性能上没有的损失。四、结论对比ASSESSMENTANDCOMPARISON前面已经讨论了几种硬化锁存。通过仿真显示了这几种不同的硬化锁存器的不同的性能和临界电荷。A.时序和时延图6显示了射地-基地锁存器的时序。CLK和NCLK是系统的时钟，D是数据输入，Q是数据输出。Dc-q是锁存器从时钟信号CLK到输出端Q造成的传输时延。Dd-q是锁存器传输数据信号D到输出端Q的传输时延。Tsetup是数据信号变化与时钟的跟踪下降沿（D的新值传输到Q端并在这个不定间隔内锁存住）之间的最小时间间隔。不同锁存器之间的性能和开关特性的比较，可以用仿真来验证，每种锁存器的值得设定可以参考文献[10]。也就是：Tsetup和Dc-q，正负最大转换时延（峰峰值之间的转换）将被作为锁存器的参考指标。Tsetup和Dc-q的值在表1里列出来了。B.面积版图设计基于MOSIS深亚微米设计规则[12].表1列出了锁存器的的面积参数，如SEM锁存器，改进型SEM锁存器，STPE锁存器，ST锁存器，射地-基地ST锁存器。ST锁存器的面积和图1比较仅扩大了10%，和图2的SEM锁存器面积比较仅大了4.7%。C.临界电荷正如前面提到的那样，临界电荷Qcrit只在一些特殊的点（这些点有较低的Qcrit）进行估算。一个较低的正值负值间的短脉冲被选做锁存器的临界电荷。实验结果显示锁存器的这些点具有最低的Qcrit，SEM锁存器，改进型SEM锁存器和ST锁存器都一样。也就是说点ln1在所有电路中具有最低的Qcrit。表1中比较了这六种锁存器的临界电荷、性能和消耗功率。公平起见，列出的锁存器采用了相同的晶体管尺寸。特别地，所有地SEM锁存器和改进型SEM锁存器的晶体管尺寸是相同的。对于ST锁存器和射地-基地ST锁存器，传输门T1提高了50%以去驱动2个或更多的传输连接。仿真显示了在32nm工艺，0.9V驱动电压、室温条件下四种施密特触发器的结果。表1表明不同的施密特触发器，在延时和电压降比较小的情况下，对SEM锁存器，改进型SEM锁存器，ST锁存器，射地-基地ST锁存器它们的临界电荷分别提高了43%，62%，85%和112%。以上仿真假定使用的是32nm工艺，网表源于改进型锁存器的临界电荷版图配置。同时表1也表明STPE的高临界电荷主要耗费在了功率、性能（时延）和面积。为了评估不同的硬化锁存器的配置，这里介绍了一种全面的性能（像：时延效果、临界电荷、面积和功率消耗）参数比较。使用表1的仿真结果，异同就可以进行精确地比较。结合表1里面的优点建议：容错设计的临界电荷应该尽可能的高。但高性能和低功驱动、时延、功率消耗和置位时间应该尽可能地小。临界电荷的增加可以通过增加电容的临界点来达到，但这样就可能需要更大的晶体管，功耗和面积也相应就大了。通过产品的功率、时延和面积区分临界电荷就可以得到新的数据，这些数据是关于的电荷(Q)与PDP面积的比(也就是QPAR).因此，得到QPAR的表达式：从公式（2）可以看出，提高硬化锁存器的QPAR值可以通过提高容软错误能力、提高性能（时延短/面积小）并且降低功率来实现。所有的锁存器的QPAR建议值表1也已经给出。表1也说明射地-基地ST锁存器具有最高的QPAR值，这个值比SEM锁存器高36%，比STPE高22%。D.功率延迟和临界电荷容软错误不能以牺牲功率耗散和性能为代价。功率延时的产品在逻辑电路中被广泛使用。同样在本文中这也被用功率时延来确定硬化锁存器功率和性能。但面积在这没有被明确地考虑，晶体管的尺寸对CMOS的临界电荷有很重要的影响[11].临界电荷可以通过增加临界点的门电容来实现。所有这些技术导致了硬化锁存器的耗散功率和传播时延增加，对数字CMOS电路来说就降低了产品的功率时延。因此，不同锁存器的频率时延和临界电荷之间的关系通过不过分要求面积（就像在QPAR中）参数的方式被进一步评估，因此增加晶体管的尺寸是可以被接受的。例如：在性能锁存器和SEM锁存器，晶体管反相器I1的尺寸就增加了。在图3中对改进型的SEM锁存器来说M1和M2的尺寸也增加了。不幸的是通过变大门的尺寸，产品的功率时延也变大了。图7说明了SEM锁存器，SIN-LC锁存器，ST锁存器，射地-基地ST锁存器和STPE锁存器这些锁存器的性能与产品功率时延和临界电荷之间的关系。如图7所示，SEM锁存器和改进型SEM锁存器不定态时通过在反馈回路里并联一个反相器，它们就有了相近的斜率。T锁存器，射地-基地ST锁存器、STPE锁存器和SIN-LC锁存器在低功率时延产品上相比SEM锁存器和改进型SEM锁存器具有了一个较大的临界电荷值。STPE锁存器在低功率时延产品上具有最高的临界电荷值。但是因为晶体管尺寸的增加，射地-基地ST锁存器的临界电荷增加相比STPE锁存器更快。如图7所示，推荐的射地-基地ST锁存器在较大的功率时延产品上具有最高的临界电荷。因此，在要求最高的容软错误能力的场合应该被使用这种锁存器。五、工艺变动PROCESSVARIATIONS对电路变化的影响（工艺，电压和温度对软错误容忍）主要表现在加大工艺缩放比例。锁存器容软错能力也被评估在这个变化中。本文，蒙特卡罗仿真使用10K样本在PVT变化下去评估锁存设计器。在蒙特卡洛仿真中对于PVT模型，参数包括电压，温度和工艺（阈值电压和沟道长度），这个模型被扫描和仿真的条件使用δ在[-3,3]之间.[-5%,+5%]间的高斯分布。表2显示了SEM锁存器、改进型SEM锁存器、ST锁存器、SIN-LC锁存器、射地-基地ST锁存器和STPE锁存器，当这些锁存器限定在3fC为临界电荷的临界点时硬化原设计（QPAR值在表1中已经给出）失败的概率。表2的结果可以表明当若给定锁存器一个较大的Qcrit是当感应电荷是常数时失败的概率更小。但是射地-基地ST锁存器和STPE锁存器的失败概率可以忽略不计。六、结论本文介绍了抗辐射加固锁存器的新设计在纳米CMOS电路。设计了锁存器，分析和模拟使用32纳米工艺，耐辐射引起的软错误的预测技术文件配置。通过扩展[15]，三个硬化锁存器配置的初步结果已经提出并设计的。在所有情况下，仿真表明，该设计具有良好的耐软错误，低延时，低功耗，高性能。的优点，这些数字已全面评估在一个单一的指标，作为QPAR表示。使用QPAR，建议对现有设计提供锁存配置，并在32纳米降低特征尺寸的出色表现具有明显的优势。拟议的串叠型ST段锁存器具有最高的QPAR;蒙地卡罗模拟还根据演出的PVT变化。下面从本文的结果可以得出结论：1.STPE闩锁[16]具有最高的临界电荷，并在PDP的低价值的最高容忍。然而，这闩锁具有最高的功耗和面积最大。2.扫描电镜和建议的叠接意法半导体龙头具有最低的功耗，从而使它们成为低功耗设计的优秀候选人。3.至于性能），扫描电镜与建议叠接意法半导体龙头再次最低值。由于一个非常高的设置时，STPE闩锁具有最高的延误。4.利用QPAR作为单一指标，以评估值得所有数字（延迟，面积，功耗和重要收费为硬化闩锁设计，建议设计（在ST和叠接STlatches2））达到最佳性能配置中闩锁已知的作者。这比现有的设计改进是在关键的检查费用较高值最高的PDP（即没有明确考虑门闩面积，增加偶数）。参考文献[1]R.C.Baumann,“Softerrorsinadvancedsemiconductordevices-partI:Thethreeradiationsources,”IEEETrans.DeviceMater.Reliab.,vol.5,no.3,pp.305–316,Sep.2005.[2]N.Seifert,X.Zhu,andL.W.Massengill,“Impactofscalingonsofterrorratesincommercialmicroprocessors,”IEEETrans.Nucl.Sci.,vol.49,no.6,pp.3100–3106,Dec.2002.[3]T.Calin,M.Nicolaidis,andR.Velazco,“UpsethardenedmemorydesignforsubmicronCMOStechnology,”IEEETrans.Nucl.Sci.,vol.43,no.6,pt.1,pp.2874–2878,Dec.1996.[4]D.BessotandR.Velazco,“DesignofSEU-hardenedCMOSmemorycells:TheHITcell,”inProc.RADECSConf.,1994,pp.563–570.[5]M.Omana,D.Rossi,andC.Metra,“NovELtransientfaulthardenedstaticlatch,”inProc.18thITC,2003,pp.886–892.[6]M.Omana,D.Rossi,andC.Metra,“Latchsusceptibilitytotransientfaultsandnewhardeningapproach,”IEEETrans.Computers,vol.56,no.9,pp.1255–1268,Sep.2007.[7]Y.Sasaki,K.Namba,andH.Ito,“SofterrormaskingcircuitandlatchusingSchmitttriggercircuit,”inProc.IEEEDFT,Oct.2006,pp.327–335.[8]R.Ramanarayanan,V.Degalahal,N.Vijaykrishnan,M.J.Irwin,andD.Duarte,“Analysisofsofterrorrateinflip-flopsandscannablelatches,”inProc.IEEESOCC,Sep.2003,pp.231–234.[9]J.Rabaey,A.Chandrakasan,andB.Nikolic,DigitalIntegratedCircuits:ADesignPerspective,2nded.EnglewoodCliffs,NJ:Prentice-Hall,2002.[10]V.Zyuban,“Optimizationofscannablelatchesforlowenergy,”IEEETrans.VeryLargeScaleIntegr.(VLSI)Syst.,vol.11,no.5,pp.778–788,Oct.2003.[11]J.M.Cazeaux,D.Rossi,M.Omana,andC.Metra,“Ontransistorlevelgatesizingforincreasedrobustnesstotransientfaults,”inProc.11thIEEEIOLTS,2005,pp.23–28.[12]TheMOSISService,MarinadelRey,[13]L.-S.KimandR.W.Dutton,“MetastabilityofCMOSlatch/flip-flop,”IEEEJ.Solid-StateCircuits,vol.25,no.4,pp.942–951,Aug.1990.[14]“Berkeleypredictivetechnologymodel,”2007.[Online].Available:/~ptm/[15]S.Lin,Y.B.Kim,andF.Lombardi,“Soft-errorhardeningdesignsofnanoscaleCMOSlatches,”inProc.IEEEVTS,May2009,pp.41–46.[16]P.Hazucha,T.Karnik,S.Walstra,B.A.Bloechel,J.W.Tschanz,J.Maiz,K.Soumyanath,G.E.Dermer,S.Narendra,V.De,andS.Borkar,“MeasurementsandanalysisofSER-tolerantlatchina90-nmdual-VTCMOSprocess,”IEEEJ.Solid-StateCircuits,vol.39,no.9,pp.1536–1543,Sep.2004.期刊论文翻译二：柔性直流输电系统中矢量控制的研究文章英文名称：StudyonVectorControlusedinVSC-HVDC作者：DingYi-ping，LiuJian-hua作者单位：CollegeofElectricalEngineeringandInformation,ChangshaUniversityofScience&TechnologyChangsha,China原文出版出处:2011IEEEPowerEngineeringandAutomationConference(PEAM2011),p264-7,2011摘要：本文介绍了基于电压源换流器的高压直流输电系统（VSC-HVDC）的原理，并提出了一种基于VSC-HVDC矢量控制的控制策略。分析了控制系统（包括内环控制回路和外环控制回路）的结构。设计出控制器，并在MATLAB/SIMULINK中建立仿真模型。在整流侧应用恒有功功率和无功功率控制，在逆变侧应用恒直流电压和恒无功功率控制。仿真结果证明了在VSC-HVDC中矢量控制的可行性。关键词：高压直流输电，矢量控制，内环控制回路，外环控制回路，电压源型换流器一．引言随着电力电子技术的发展以与脉宽调制技术（PWM）开关频率的相对提高，基于电压源换流器的高压直流输电技术（VSC-HVDC）已经呈现出许多显著优势。例如：能够独立地控制有功功率和无功功率；换流器不会出现换相失败；由于开关频率的增加响应速度更快；环境影响程度最小…要充分发挥VSC-HVDC的能力，需要适当的控制算法。矢量控制是一种简单而又有效的可应用于VSC-HVDC的方法。本文首先给出了VSC-HVDC系统的简要说明与其数学模型。随后将详细的阐述一种基于矢量算法的控制策略以与所应用的控制器。最后在MATLAB/SIMULINK中模拟几种紧急故障状态来评估暂态性能。仿真结果表明所设计控制系统响应速度快并且稳定性强。二．VSC-HVDC的基本原理VSC-HVDC的基本模型如“图1”所示，其每一端都可以看做是一个通过三相电抗器与交流输电网络相连接的电压源。取交流母线电压基波分量为参考并忽略电抗器的电阻，则功率通量为：P由式（1）可知，可以通过控制Uc与Us之间的相位角差（σ）来控制有功功率通量，当由式（2）可知，无功功率由换流器端和系统端的电压幅度差值决定。当Us-U三．矢量控制由于矢量控制技术既能实现有功功率和无功功率的解耦控制有反应迅速，使得控制系统的叠层结构形式（两个控制回路：外环控制回路和内环控制回路）成为可能。外环电压回路控制器从系统级接受信号，提供电流参考值给内环控制器，内环电流控制器提供信号给PWM发生器来控制换流器（VSC）。VSC-HVDC中矢量控制的结构如“图2”所示：锁相环（PLL）锁相环模块测量系统频率，并提供相同步角（更精确的sinθ,cosθ）给d-q转换模块，在稳态sinθ的相位是超前α分量和PCC电压的A相位的基频分量的。外环电压回路外环控制包括直流电压控制器、交流电压控制器、有功功率控制器、无功功率控制器直流电压控制器根据VSC-HVDC端部的功率平衡：P其中idc由公式（4）：i与此同时：i综合（5）和（6）可知：d=因此，我们可以得出结论——可以通过控制有功电流来控制直流电压，如“图3”所示：有功功率和无功功率控制有功电流、无功电流可做如下表示：PQ如“图4”、“图5”，可通过控制i内环电流回路内环回路控制器接收idq_ref，生成参考电压（udq_ref），再转换成uabc_refPWM电压源换流器阀由IGBT或GTO组成，PWM技术用来生成期望电压波形。有很多脉宽调制方法来驱动换流器开关使得输出交流电压尽可能的接近正弦波形。此处应用的是正弦脉宽调制技术（SPWM）。为了获得平衡的三相输出，用一个三角波与三个相角互差120°的正弦波相比较。通过高开关频率的PWM技术，再加上相电抗器和滤波器，换流器输出交流电压波形可控制为正弦波形。四．仿真为了测试所设计的控制系统响应，“图1”所示的系统在MATLAB/SIMULINK中进行仿真。系统参数：us=直流电容70μF，开关频率1350Hz控制策略：VSC1直流电压与无功功率控制；VSC2有功功率与无功功率控制A.稳态运行系统运行在稳定状态，各仿真波形如下：VSC1侧的交流电压、交流电流、有功功率、无功功率VSC2侧的交流电压、交流电流、有功功率、无功功率直流电压B.动态特性对连接VSC2侧的交流系统发生三相短路故障进行仿真，来研究VSC-HVDC系统在故障状态下的性能。故障发生在1.3s-1.5s。VSC1侧的交流电压、交流电流、有功功率、无功功率VSC2侧的交流电压、交流电流、有功功率、无功功率直流电压C.结果分析从仿真的结果我们可以看出，在稳态运行中，开始后的很短时间后，两边VSC的电压和电流都运行在正弦状态。当交流侧发生三相短路时，控制器方应迅速并在故障消除后成功恢复到稳态运行。由此证明所设计的控制系统应用于VSC-HVDC系统中可行。五．结论本文阐述了基于矢量控制的VSC-HVDC系统，提出了双闭环结构。设计了不同的控制器，例如：有功功率和无功功率控制器、直流电压控制器。并在MATLAB/SIMULINK中建立仿真模型。模拟了VSC-HVDC系统的稳态和动态性能。由仿真结果可知，系统反应速度迅速，能够获得高质量的交流电压和交流电流。参考文献[1]WeimersL,HVDCLight:ANewtechnologyforaBetterEnvironment,IEEE