D+信息工程学院+电子0801+范明21

题号：D武汉理工大学第四届电工电子创新设计大赛设计报告题目：简易逻辑分析仪参赛者：范明学院班级：信息工程学院电子0801班联系方式分标准：项目满分得分基本要求论文结构完整性10理论分析与计算20硬件电路设计与器件选择45分析及结论20创新特色5总分摘要本系统逻辑分析仪部分采用fpga与51单片机协同处理的方式进行设计，其中fpga负责数据采集和触发提取等，单片机负责液晶显示的驱动和系统功能的选择控制等，充分发挥其各自的优势。采用12864液晶完成人机交互菜单显示和逻辑图形的显示。信号发生器部分则以51单片机为核心，采用独立按键，流水灯，及数码管丰富显示界面，实现了分路信号的按键输入和显示，并且采用锁存器扩展输出能力，也实现了输出电平为TTL的要求。系统充分考虑性能的要求，在完成所有功能的前提下尽量寻求降低成本，便携使用等方法，采用fpga不仅提高了设计的效率，而且拓展了使用频带，带来了更加稳定的性能，系统还创新式地选择12864液晶作为菜单输出和波形输出显示端，不仅充分发挥了其潜在性能，而且降低了利用示波器等仪器带来的高昂价格与不便，通过静态存储单元还实现了设置掉电保护功能和波形记忆功能。数据采集模块的输入电路中的程控迟滞比较器，提高了输入信道的抗干扰能力。关键词逻辑分析仪单片机静态存储迟滞比较器目录摘要 11方案论证及选择 11.1待选方案一 11.2待选方案二 11.3待选方案三 21.4方案选择 22理论分析与参数计算 32.1信号发生器参数 32.2逻辑分析仪参数 33系统设计 33.1序列信号产生器的实现 33.2逻分析仪设计 43.2.1输入电平转换模块设计 43.2.2采集触发模块设计 63.2.3信息处理与显示模块 74软件设计 84.1软件功能 84.2基本控制流程图 95仿真与分析 105.1信号发生器仿真分析 105.2逻辑分析仪仿真分析 115.2.1电平转化模块仿真 115.2.2信号处理模块仿真 115.2.3单片机处理模块仿真 136小结与体会 14参考文献 14附录 151方案论证及选择1.1待选方案一利用普通的74系列移位计数器构成数字信号发生器，纯单片机方式实现逻辑分析仪。图1-1方案一结构框图系统结构如图1-1所示，数字信号发生器部分采用74系列的移位计数器的基本功能，通过拨码开关向置数端预置循环序列，通过TTL驱动输出数字信号。逻辑分析仪部分的门限电压由电位器控制。这种方法单片机除了完成基本的数据分析外，还需要完成对逻辑数据的采集、存储、显示等大量控制工作。1.2待选方案二由单片机产生数字信号序列，由另外两片单片机构成逻辑分析仪。图1-2方案二结构框图系统结构如图1-2所示，在信号产生上方案二采用单片机方案，数码管显示循环序列码状态，在逻辑分析仪部分，该方案的特点是双单片机结构，二者通过串口通信，下位机单片机3只负责显示，上位机单片机2通过D/A输出程控的门限电平。本方案解决了显示与数据采集处理不能同时工作的矛盾。1.3待选方案三由单片机产生逻辑序列，采用流水灯和数码管丰富显示功能，数据采集与检测部分采用fpga芯片完成，单片机完成系统功能的控制，12884液晶完成菜单界面的显示和逻辑图形的显示。图1-3方案三结构框图系统结构如图1-3所示：系统分为三大部分：数字信号发生模块、信号采集模块、显示控制模块。硬件设计上包含两块单片机、一块FPGA，利用FPGA高速处理的特点，实现采集工作，弥补了单片机在高速采集和实时显示的弱点，使整个系统的处理能力远超过当前微控制器的水平，这使设计十分具有发挥的空间。而且通过合理地划分软硬件的工作量，将使软件控制和软件编写变得容易。同时创新式采用12864液晶分时显示功能菜单显和逻辑波形，避免了使用示波器显示波形带来的不便和价格的高昂，同时充分发挥了12864的实时绘制波形的能力。1.4方案选择方案一的优点是系统规模较小，成本较低。但是功能受到限制，并且由于单片机本身速度的限制，它不能适应显示高速数字信号采集的要求，不利于对系统功能和指标的发挥。方案二，主体由软件构成，编程量大，而且单片机在数据处理上发挥余地较少，而且由于单片机时钟的限制仍然无法适应高速应用的场合。方案三利用了FPGA的系统加速方案，容易达到发挥部分的要求，而且还具有一定的优化和扩展余地，我们将软硬件的工作量进行了合理的划分，可以确保作品在规定的时间内高质量完成。综合上面方案的优缺点分析，方案三不仅在信号发生部分和采集处理部分丰富了功能和提高了性能，还在波形显示部分创新地采用了LCD液晶显示,从性能上看取消示波器或许存在少许的降低，但是就本设计要求而言仍然可以完整地完成所有要求，并且带来了很大的优势，使系统更加的便捷和廉价，另一方面从时代的发展看，采用专用的液晶屏作为显示必将成为以后的发展方向，综合考虑我们决定采用方案三作为我们最终实现方案。2理论分析与参数计算2.1信号发生器参数按照题目的要求，所设计的信号发生器需具备8通道数个，每个通道的深度为8位，信号频率为100HZ。2.2逻辑分析仪参数逻辑分析仪除了满足通道数为8路外，还需计算一下的参数：（1）存储深度:64bit题目的基本要求没有规定存储深度，根据12864的显示特点，原则上可以采用分页显示无数个深度的信号，但是考虑单片机和存储空间的大小，本设计采用的单路深度为16比特每屏，设计了分页显示设计2个独立页面。总体深度则为16*4=64,足以满足要求。（3）采样速率:1khz或100hz可调本设计考虑各种情况的存在，设计了可以对内时钟和外时钟进行选择的方式，其中内部时钟为1khz与100hz可调。（4）触发控制回读数据中的触发点在存储深度中的位置只与延迟计数的模值有关，可以在fpga内部编写相应的模块，利用内部计数器与模块间的同步信号读出触发信号位于内部地址的位置值k，然后将k值传送至显示控制模块，与信号一起分时传送给单片机显示控制程序。3系统设计3.1序列信号产生器的实现该部分的结构框图见下图：图3.1逻辑序列发生仪如上图所示，该部分主要以51单片机作为控制芯片，内部输出频率固定为100hz，8位按键为逻辑状态输入独立按键，8位流水灯地状态跟该路地8位深度逻辑电平相同，另外3个独立按键为端口选择按键，从左到右依次为“上一路”“确定”“下一路”，当前的选择路数会在7段数码管上实时显示出来。这样便通过简单的显示方法灵活的再现了8*8个信号的逻辑状态。按键产生数字序列的原理是将用户输入的数字序列放入对应的数组空间，软件按地址自增的方式将序列送出，题目示例的波形如图3.2所示，要产生题目示例中的波形只要编辑图右方的序列，依次将序列按照程控的频率送出之后,就形成了频率可控的循环移位序列，同理按照用户的编辑可以产生用户编辑的任意序列。图3.2序列在内存中的存储格式为了实现将电平转换为TTL电平并减少输出电阻，只要用锁存器将当前单片机读出的存储器的值锁存即可。锁存器选用74ls573。该芯片操作简单，且输出完全满足要求。3.2逻分析仪设计该部分的结构框图见下图：图3.3逻辑分析仪电路结构3.2.1输入电平转换模块设计如上图所示，信号流首先分路进入8个独立的电压比较器，输入转换电路的作用是将输入信号与设定门限电平相比较，当输入信号Uin的幅度超过门限电平时，比较器输出为低。为了消除叠加噪声，设计时引入正反馈，进行迟滞比较、可以消除噪声干扰的影响。本系统采用LM339实现比较器功能。LM339对比较信号源的内阻限制不大，共模范围宽，差动输入可以等于电源电压。它可以满足输入电路对输入阻抗的要求，另外与D/A配合完成对门限电压16级程控变化。UiUiUo图3.4迟滞比较电路形式及输入输出关系比较器的反馈到同向端电压，如图3-3按照正反馈电路跳变的临界状态，求出迟滞电平：式(3-1)临界状态：高电压翻转时式(3-2)与低电压翻转时式(3-3)为正反馈系数，为D/A输出的基准电压，为高迟滞电压、为低迟滞电压。可见，和都是在原来初值上叠加D/A的步进精度。由式(3-2)与式(3-3)可知，电路不仅满足的步进要求，而且还要使小于两个档位之间的差值。我们将置于每两档之间，可以满足上面的要求取所以，正反馈系数取表3-1门限电压的步进值与D/A输出模拟量的关系D/A模拟输出(V)0.1280.3840.640.8961.1521.4081.6641.92(V)0.250.500.751.001.251.501.752.00(V)0.1250.3750.6750.8751.1251.3751.6751.875D/A模拟输出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252.3752.6752.8753.1253.3753.6753.8753.2.2采集触发模块设计FPGA器件采用的是Altera公司的可编程器件EP1C3144C8。它是一种高密度，高性能的FPGA,可以满足逻辑数量的要求。利用支持在系统编程(ISP),用较短的时间从硬件上实现了复杂的控制逻辑，减少了软件的编写量，加快了系统设计的速度。该模块的总体顶层电路图如下：图3.5采集触发模块的顶层文件如图3.5，采集触发模块由触发检测模块，串行信号转并行模块和数据存储发送模块以及内部时钟模块组成。具体模块如下：触发判断模块触发判断模块的输入口有：时钟输入，方式选择，信号输入，触发信号输入输出口有：同步输出，信号输出，触发地址输出。实现功能为检测触发信号。串行并行转换模块串并转换模块的输入口有时钟输入，串行信号输入，同步信号输入，输出口有16位并行信号输出。数据存储发送模块存储处理模块的输入口有时钟输入，以及16个16位信号输入，和一个4为触发地址输入口，输出口为一个8位的信号号输出。内部时钟模块

内部时钟模块用于产生采集时钟以及与单片机通信时钟信号的产生。3.2.3信息处理与显示模块显示模块采用51单片机与12864液晶完成，加上按键以及24c16静态存储芯片足以完成设计所需要完成的要求。图3.6显示模块4软件设计4.1软件功能逻辑分析仪键盘功能操作：触发模式选择触发模式选择16级门限电压输入采样时钟选择门限电平选择4123初始化一级模式三级模式内部时钟一外部时钟内部时钟二触发电平输入独立按键图4.1逻辑分析仪键盘操作在上图的按键操作中，按键包括fpga部分的8位逻辑输入按键，1个触发方式选择按键和单片机部分的3个功能选择按键，其中3个按键的功能是根据液晶上的提示完成选择的，人机交互环境较好。16级门限电压的调节，使用3个按键中的第一个和第三个分别进行逐级递增和递减，最低位0.25最高为4伏，完全符合设计要求中的指标。4.2基本控制流程图基本控制流程图如下：显示功能菜单显示功能菜单发送控制信号等待接收数据发送波形与触发位置完成？收到？完成？选择各项功能YYYNNN初始化选择信号通路输入逻辑电平确认结束开始开始图4.2信号发生器软件流程图图4.3逻辑分析仪单片机软件流程图5仿真与分析5.1信号发生器仿真分析这里采用protues7.7软件对该部分进行仿真分析，首先在该软件下绘制系统电路图，电路图如图5,.1所示，左上角的8位按键为逻辑输入按键，中间有8位流水灯与之电平逻辑对应，显示每一位的电平状态，下部还有3个按键，两边的两个为上下翻动按键，中间为确认按键，系统在输出级接上了一个逻辑信号仪，方便在仿真状态时观察输出波形。图5.1信号发生器电路图电路图画好之后，在kell4软件下编写c语言程序，编译成功后，将生成的hex文件导入到单片机中，然后开始运行仿真，打开逻辑分析仪显示端，根据要求从按键输入电平状态，输出示例中的波形波形。见图5.2。图5.2信号发生器仿真图从上图可以看出，逻辑分析仪中的图像形状跟要求的完全一致，观察两个标线之间的时间差，在最右边的显示区显示为80ms，说明周期为80ms与要求的一致，即表示该部分的设计已经完成所有要求。5.2逻辑分析仪仿真分析5.2.1电平转化模块仿真在逻辑分析仪中，第一个模块即为电平转化模块，为了产生要求中的16级电平变化，设计采用电压比较器电路，为了使输出达到要求，增加了正反馈电阻，在这里因为不方便加入模数转换器件，所以在电压比较端加上一个1.25伏的电压源，来起到等效的作用。比较器电路图如图5.3所示。图5.3迟滞比较器仿真电路及仿真结果从仿真的波形来看，、验证了我们的理论计算的正确性。另外15级的输入输出经过仿真也与理论值十分接近。表5.1门限电压的步进值与D/A输出模拟量的关系D/A模拟输出(V)0.1280.3840.640.8961.1521.4081.6641.92(V)0.250.500.751.001.251.501.752.00(V)0.1250.3750.6750.8751.1251.3751.6751.875D/A模拟输出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252.3752.6752.8753.1253.3753.6753.875本系统共有8路独立的数字信号输入，另外有1路同步时钟，各路均通过上面的电路进行迟滞比较，所得结果均与表5.1的数据吻合，最后再接入到FPGA采集模块。总体电路图见附录。5.2.2信号处理模块仿真该部分均由fpga建立模块来完成，具体仿真如下：(1)触发判断模块该模块的作用是不断采集传送过来的信号流，将8路信号的一次采集点组合成8bit数据，外部按键选择触发方式0和1，代表1级触发或者3级触发，按键输入触发电平，经内部采集保存，不断与变化的8位信号进行比较，在1级触发方式下，只要传输过来的信号与设定的触发信号吻合，立即输出其地址编号，该模块通过同步信号，与下面的模块建立了编号同步，将输出的编号送给最后的存储模块一起传送给单片机。仿真图形如图5.4所示。图5.4数据采集仿真时序在上图中，第一行的chufa_in表示触发信号的设定，我们分时设定了两个不一样的触发信号，前期是8，后一个是12。sig_in表示信号输入，我们设定为从1到16递增变化，enable为同步信号，chufa_out则为触发检测输出。从仿真的波形来看，触发输出在标线之前的周期内，只在信号序列到达8时，输出8，第二个周期则在信号序列到达12后输出12，说明内部的计数与检测完全正确，同时发现同步信号能够在15出现后产生电平跳变，说明同步信号正常工作，这样，便实现了对于1级触发信号的检测工作，至于3级触发检测，则选择方式1，在检测时方法大致相同，只要增加一个状态机便可实现序列的检测，这里不再赘述。(2)串行并行转换模块该模块是承接上一模块送过来的数据，并且与上一模块通过同步信号进行同步，目的是将单路的信号从串行转换为并行，其中并行位宽为16，然后将处理好的信号送给下游的存储和模块，方便其处理。电路仿真图如图5.4所示，其中din为单路串行信号输入口，dout为16位并行信号输出口，enable为0时计数器清零。图5.4串行并行转换仿真时序从上图可以看出，在时间标尺之前为16位串行信号输入，输出始终为[00]，在标尺之后则转换为[1][3]输出，不难知道其2进制编码为0000000100000011,与之前的串行信号完全吻合，第二个周期中输出为[5][7],其2进制编码为0000010100000111也跟160us到320us之内的输入信号完全吻合。说明功能实现。存储处理则是将上面的8个串并转换模块和得到的触发信号拆分成8位的并行数据，按照一定的顺序存储起来，并且按照内部时钟给定的频率，将存储的信号一次传送给与单片机通信的输出口，这样便完成的信号的所有处理。5.2.3单片机处理模块仿真下图是单片机模块的protues仿真电路图，该模块包括了3个功能选择按键，12864液晶显示屏，和24c16静态存储芯片，以及51单片机等。图5.5显示与存储模块电路图该模块按照双方编写的协议不断接收来自fpga处理过的数据流，并通过内部程序将之一边存储到静态存储芯片，一边显示到液晶屏上面，由于fpga模块在protues中无法实现整体仿真，所以该模块无法在仿真中接受