8086CPU的总线操作与时序课件

1.时钟周期(T状态周期ClockCycle)T1T2T3T47.1时钟周期、总线周期和指令周期微处理器内部操作的最基本时钟单元，宽度为时钟信号相邻两上升沿之间的时钟间隔。2.机器周期(总线周期BusCycle)微机处理器BIU与外部电路之间进行一次数据传送操作所占用的时间，包含若干个时钟周期。T1T2T3T4TIT1T2T3T4总线周期总线周期地址数据地址ADCLK数据3.指令周期(InstructionCycle)执行一条指令所需要的时间，由一至若干个机器周期组成。7.2系统的复位操作8086CPU的RESET引脚是用于系统复位的，可完成系统复位和启动操作，复位时，CPU内部的寄存器状态为：标志寄存器FR、指令指针IP、段寄存器DS、SS、ES清零，指令队列清空，段寄存器CS置为FFFFH。实际上，除了CS外，所有内部寄存器都清零。启动后，从内存的FFFF0H开始执行程序，FFFF0H处一般存放一条无条件转移指令，转向系统程序的入口地址。8086CPU复位时序图至少四个时钟周期CLKREST内部REST控制线ALE、

HLDA地址线7.3总线操作与时序Intel8086微处理器采用总线复用操作方式8086的16位数据总线和地址总线的低16位是共用的，典型的总线周期如图T1T2T3T4TIT1T2T3T4总线周期总线周期地址数据地址ADCLK数据在没有插入等待时钟周期TW的情况下，总线周期由4个时钟周期组成，即图中T1、T2、T3、T4在T1期间CPU把存储器或外设的地址放到总线上，这些地址信息由ALE控制锁存到地址锁存器中，以便使总线上可以传送数据信息。T2期间分时复用的地址/数据总线处于高阻态，以便为读入或写出数据作准备。在T3和T4期间，读或写的数据出现在总线上，以使完成读或写的操作。等待周期TW：T1T2T3TW一个总线周期数据输入地址输出T4READY地址总线READY信号的定时波形如果在T3周期结束之前，存储器或外设未准备好数据传送，就要启动输入CPU的READY线使之变低电平，从而在T3和T4之间插入一个或多个TW等待周期，直到READY变高，转入T4周期，完成读写操作。空闲状态周期TI：8086执行部件EU和总线接口部件BIU在一定程度上独立并行工作，只有当BIU为了填满指令队列或EU执行指令需要与外部交换数据时，申请一个总线周期，此时BIU才执行一个总线周期。因此在两个总线周期之间，可能会存在一些BIU空闲时钟周期。一、8086读总线周期T1T2T3T4一个总线周期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAINAD15~AD0ALE低=I/O，高=MM/IORDDT/RDENA15~A0举例二、8086具有等待状态的读总线周期T1T2T3TW一个总线周期CLKA19~A16A19/S6~A16/S3BHE/S7DATAINAD15~AD0ALE低=I/O，

高=MM/IORDDT/RDENA15~A0T4READYWAITREADYS6~S3三、8086写总线周期T1T2T3T4一个总线周期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAOUTAD15~AD0ALE高=I/O，低=MM/IOWRDT/RDENA15~A0四、8086具有等待状态的写总线周期T1T2T3T4一个总线周期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAOUTAD15~AD0ALE高=I/O，低=MM/IOWRDT/RDENA15~A0TWREADYWAITREADY五、8086最小模式下的总线保持~~~~~~~~T4ORTICLKHOLDHLDAAD15~AD0A19/S6~A16/S3六、8086中断响应周期T1T2T3T4T1T2T3T4向量类型ALEAD0~AD15INTADENCLK第一个中断响应周期第二个中断响应周期eg.使AX清零MOVAX,0 三字节4TSUBAX,AX 二字节3TXORAX,AX 二字节3Teg.MOVAX,[2000H] 设

DS=1000H，[12000H]=67H，[12001H]=45HT1T2T3T4一个总线周期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAINAD15~AD0ALEM/IORDA15~A0001000000000000000014567HBHE为低M/IO为高AX=4567H在T1的前半周时，CPU把存储器或外设端口地址放入AD0~AD15和A16/S3~A19/

S6。M/IO信号有效，如果是存储器读，则M/IO线为高电平；如果是外设读操作，则M/IO为低电平。该信号从T1开始维持到T4结束，BHE/S7信号也在T1时刻选通，以指明高8位数据总线上的信息是可用的。地址和BHE/S7输出同时，ALE变为高电平，大约经过半个周期，在T1后半周变为低电平，其下降沿使地址信息锁存到锁存器中。DT/R输出为低电平，表明此时进行了是总线读操作。RD信号变为低电平，指示本周期进行读操作。DEN信号变为低电平，该信号通常用于控制双向数据总线缓冲器的数据传输操作。上述RD和DEN信号维持到T4开始。在T2的前半周时，结束地址信息的输出，AD0~AD15变为高阻态，A16/S3~A19/

S6和BHE/S7输出周期状态信息，并维持到T4。在基本总线周期T3状态，内存单元或I/O端口将数据送到数据总线上。CPU通过AD15~AD0接收数据。在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据。

CPU在T3状态前沿对READY信号进行采样，如果READY为低，即说明存储器和外设尚未准备好，CPU就会在T3和T4之间自动插入一个或几个等待状态TW，CPU在某每个TW前沿处对READY信号进行采样，直至CPU接收到高电平的READY信号后，再把TW的状态执行完，脱离TW，进入T4。在T1的前半周时，CPU把存储器或外设端口地址放入AD0~AD15和A16/S3~A19/

S6。M/IO信号有效，如果是存储器写，则M/IO线为高电平；如果是外设写操作，则M/IO为低电平。该信号从T1开始维持到T4结束，BHE/S7信号也在T1时刻选通，以指明高8位数据总线上的信息是可用的。地址和BHE/S7输出同时，ALE变为高电平，大约经过半个周期，在T1后半周变为低电平，其下降沿使地址信息锁存到锁存器中。DT/R输出为高电平，表明此时进行了是总线写操作。WR信号变为低电平，指示本周期进行写操作。DEN信号变为低电平，该信号通常用于控制双向数据总线缓冲器的数据传输操作。上述RD和DEN信号维持到T4开始。地址信号发出之后，CPU立即从AD0~AD15发出要写到存储单元或I/O端口的数据，A16/S3~A19/

S6和BHE/S7输出周期状态信息，并维持到T4

状态。在T3状态，CPU继续提供状态信息和数据，并且继续维持WR、M/IO及DEN信号为有效电平。在T4状态，CPU认为存储器或外设端口已经完成数据的写入，因而，数据从数据总线上被撤除，各控制信号线和状态信号线也进入无效状态。此时DEN信号总是进入高电平，从而使总线收发器不工作。如果系统中设置READY电路，并且CPU在T3状态的一开始未收到“准备好”信号，那么，会在状态T3和T4之间插入一个或几个等待周期。直到在某个TW的前沿处，CPU采样到“准备好”信号后，便将TW状态作为最后一个等待状态。执行完TW状态后进入T4状态。在TW状态，总线上所有控制信号的情况和T3时一样，数据总线上也仍然保持要写入的数据。在每个时钟脉冲的上升沿，CPU会对HOLD引脚信号进行采样。如果检测HOLD处于高电平状态，并且在允许让出总线周期的T4状态或者空闲状态TI之后的下一个时钟周期，CPU把HLDA变为有效，让出总线控制权。如果发出请求设备将HOLD变为低电平，CPU收回总线控制权。CPU一旦让出总线控制权，便使地址/数据引脚、地址/状态引脚以及控制信号引脚RD、WR、