VLSI系统结构设计典型习题及解答

VLSI系统结构设计典型习题及解答

1、填空题

1)通用数字系统设计的性能指标是：(D所需的硬件电路和资源；(2)执行的速度；(3)

功耗；(4)有限字长的性能。

2)DSP区别于其它通用计算的两个重要特性是：(1)实时吞吐率的需要；(2)数据驱动的

性质。

3)DSP程序的迭代边界是指关键环路的环路边界。计算迭代边界的算法有最长矩阵路径

(LPM)算法和最小环均值(MCM)算法。

4)在DFG中，关键路径是指具有零延时的所有路径中具有最长运算时间的路径。

5)流水线技术就是采用沿着数据通路引入流水锁存器的方法来减小有效关键路径，从而可

以提高时钟速度或采样速度，或者可以在同样的速度下降低功耗。

6)并行处理技术就是多个输出在一个时钟周期内并行的计算，从而使有效采样速度提高到

与并行级数相当的倍数。

7)重定时在同步电路设计中有很多应用，包括缩短电路的时钟周期，减少电路中寄存器的

数目、降低电路的功耗和逻辑综合的规模。

8)展开变换可以揭示隐藏在用DFG描述的数字信号处理系统中的并发性。因此，展开技

术可以用来缩短DSP算法的迭代周期。展开可以用来生成高速低功耗应用中的字并行架构。

9)折叠变换是一种设计分时复用架构的系统变换技术。在DSP架构中，折叠技术提供了一

种以时间换取面积的方法。

10)重定时在同步电路设计中有很多应用，包括缩短电路的时钟周期，减少电路中寄存器

的数目、降低电路的功耗和逻辑综合的规模。

11)脉动阵列是一种有节奏地计算并通过系统传输数据的处理单元网络，这种系统的特征

是模块化和规则化。

12)对于3阶FIR滤波器y(n)=box(n)+b1X(n-1)+b2x(n-2),请说明下列参数的含义：

y(n)表示n时刻在输出端Y的输出；x(n)表示：n时刻在输入端X的输入;x(n-2)表示

n-2时刻在输入端X的输入在N时刻在电路中某点的值。

13)利用折叠变换进行VLSI系统的结构设计中，画折叠图的六个步骤分别是：

(1)定义折叠集;(2)计算折叠方程;(3)画出折叠运算节点;(4)添加各节点的输入;

(5)根据折叠方程添加延时及连线；(6)图形整理。

2、图2.1(a)是一个HR滤波器的DFG,现假定根据厂⑴=0,r(2)=1/(3)=0/(4)=0进

行重定时。(1)计算重定时后DGF中各边的延时数；(2)画出重定时后的DFG图；(3)说

明该重定时是否可行。

答：(1)令Me)表示在原始图G中边e的权重，^⑷表示在重定时后的图5中边e

的权重，则重定时后图中边^的权重由原始图中边的权重计算如下：

叫⑷=w(g)+r的一厂(⑺

因此重定时后DFG中各边的延时数计算如下：

H(1—^3)=w(l—^3)+r(3)-r(l)=1+0-0=1

%(3—2)=w(3—2)+r⑵一r(3)=0+1-0=1

号(2—^1)=州(2—^1)+r⑴一r(2)=1+0-1=0

叫(1—M4)=w(l—^4)+r(4)-r⑴=2+0—0=2

w,(4—^2)=w(4—^2)+r(2)-r(4)=0+1-0=1

(2)重定时后的DFG如图2.1(b)所示。

图2.1(a)HR滤波图的•个DFG

(3)由(1)的计算可知，重定时后各边的权重均大于或等于0,故该重定时的解可行。

3、画出图4.1(a)所示DFG的3阶展开DFG,要求先进行有关展开的计算，再根据计算结

果画出展开DFG.

L(0+5)/3>1L(1+5)/3>2>B=B；

解：4>B(0+5)^=B2；A(1+5)TO0

A205)西2>%+卷=4；[(0+2)/3」=O、0

B°^^(0+2)%3二G

|(l+2)/3卜Rl_(2+2)/3_|=l「_「

47yl+2)%3二C°；7=(2+2)%3-J

|(O+3)/3j=lCL(l+3)/3」=l、4_4.

》4O+3)%3=A),7rzi(l+3)%3一4，

1(2+3)/31=1

图3.1a)原始DFG图3.1b)3阶展开DFG

4、图4.1（a）是一个4阶FIR滤波器结构图，其2级并行结构如图4.1（b）所示，其中图中

虚线表示关键路径。现假定乘法操作需要6小力，加法操作需要1〃/.,乘法器的电容是加法

器电容的6倍，两种结构都工作在同样的采样周期7a/.下，器件阈值电压为0.45V,并且

原始滤波器工作在3.3V原始电源电压下：（1）推导该2级并行滤波器的电源电压的求解公

式；（2）计算该2级并行滤波器的电源电压应为多少？（3）该2级并行滤波器的功耗是原始

图4.2（b）一个2阶并行滤波器

解：（1）令CM为一个乘法器的电容，CA为一个加法器的电容。

对于原始滤波器，关键路径上的充电电容为：C.ge=CM+Ct=7CA（5.1）

对于2级并行滤波器，关键路径上的充电电容为：Cc/zarge=CM+2CA=8CA（5.2）

假定流水线滤波器工作在电源电压BVo下。则原始滤波器和2级并行滤波器的传播延时由

分别为.T=-7。4匕__1=-_(5.3)

左(匕-匕产""必然-匕)2

原始的时序滤波器的关键路径是1次乘法和一次加法，即7"/.,这意味着采样周期

。将等式T"尸小行2小和公式(5.3)结合起来，有：

4m%—匕＞=7(，％-匕-(5.4)

(2)将匕=3.3匕匕=0.45V代入公式(3.4)得到：

76.23皮_53.28，+1.4175=0(5.5)

解公式(5.5),得：尸=0.6712或夕=0.02837(5.6)

对于2级并行滤波器，惟一可行的电源电压是，匕=2.21M。(另一个根

分=0.0277被舍去，因为尸V。=0-0914V，小于阈值电压。

2

⑶因为Ppar=(£Cf/!arge)(M)y=^CchaiseV^f=^Ps,所以

L.j

Ratio=伊=45.05%(4.7)

5、图5.1(a)和图5.1(b)分别为一个3阶FIR滤波器及其细粒度流水线结构图。现假设

原滤波器中乘法操作需要10单位时间(u.t.)，加法操作需要2u.t.,乘法器的电容是加

法器的5倍。在细粒度流水线结构的滤波器中，乘法器被分成2部分，ml和m2,它们的计

算时间分别为6u.t.和4u.t.,它们的电容分别为加法器的3倍和2倍。假设时钟周期保持

不变，器件阈值电压为0.6V,同时假定非流水线滤波器工作在5V电源电压下：(1)推导

求解该流水线滤波器的电源电压的公式；(2)计算该流水线滤波器的电源电压为多少？(3)

流水线结构滤波器的功耗是原滤波器的百分之多少？

x(n)

图5.1(a)FIR滤波器的数据广播结构

图5.1(b)FIR滤波器的细粒度流水线

解(1)令CM为一个乘法器的电容，CA为一个加法器的电容。对于原始滤波器，关键路径

上的充电电容为

Cc/!arge=CM+CA=6CA(1)

对于流水线滤波器，关键路径上的充电电容为：

Qftarg.=C1nl=Cm2+CA=3CA⑵

其中Cmi和Cm2分别是乘法器的ml部分和m2部分的电容。这里流水线级数〃=2,流

水线滤波器的充电电容是原始滤波器的一半。假定流水线滤波器工作在电源电压8Vo下，

则

cv

_"o,T_M_------根据1T得：

(2pp()p,p

qkv0-vr)k°Vo-v2“q

22

M(j3V0-Vt)^jB(y0-Vt),(3)

(2)将Af=2,匕=5.0,匕=0.6代入上式得：50^2-31.36^+0.72=0(4)

解公式(6.4)得到：尸=0.633或尸=0.0239(5)

注意，8=0.0239是不可用的解，因为这种情况对应的电源电压为0.1195V,低于阈值

电压，器件在这种电源电压下永远是关断的。所以，流水线滤波器的电源电压应该是

%,=尸匕=3.0165V(6)

(3)因为流水线滤波器的总电容与原始滤波器的总电容相同，而且两个滤波器工作在同样

的时钟频率下，根据公式Ppip=C；需于=俨Pseq，故&=/2=36.4%

(7)

6、画出图6.1(a)所示DFG的4阶展开DFG,要求先进行有关展开的计算，再根据计算结果

画出展开DFG.

解：U。1许)仆0»0s一=匕；5L…/w=K；

TT|_(3+3)/4」=1y_T7.

4L0+3"4」T＞匕2+3)。〃=匕；

口3，'(3+3)%1—v21

\7|_(0+6)/4」=17_T.\7|_(1+6)/4_|=17_T.

V。71(0+6)W—22»V1/2(1+6)%4—23»

\7|_(2+6)/4_|=27_丁.\7|_(3+6)/4」=2T_了.

v271(2+6)%1—20，v3〜(3+6)涮—21»

7|_(0+5)/4」=1〃_TT.T|_(1+5)/4」=1〃_TT.

20/=(0+5)%4-口］，,2(1+5)涮-U2，

T|_(2+5)/4」=1丁j_TT.T|_(3+5)/4卜2丁j_TT

/2/口(2+5)即一口3，±3，口(3+5)涮一口0.

该图的DFG展开图如图6.1(B)所示。

图6,1a)包含一个单回路的原始DFG图6.1b)原始DFG的4阶展开DFG

7、图7.1是一个用于设计折叠结构的双2次节滤波器，其中S1和S2是两个折叠集。假设

加法和乘法分别需要和2tU,并且加法器采用一级流水线，乘法器采用二级流水线(即

乙=1和2=2)。(1)写出折叠方程的计算公式；(2)列出并计算图中11条边的折叠方

程。

(5213)(S2|1)

图7.1已指定合理折叠集的双2次节滤波器

解：

1.折叠方程的计算公式为

DF(u^-^V)=[N(l+w(e^+v]-[Nl+PH+u]=Nw(e)-Pu+v-u

其中N为折叠因子，w(e)表示边e的延迟数，月表示流水线的级数，u和v是节点U

和V的折叠阶数。

2.11条边的折叠方程如下：

Df（1^2）=4（2）-l+l-3=5

2（195）=4⑵—1+0—3=4

5（1-6）=4⑵-1+2-3=6

5（197）=4⑵-1+3-3=7

Df（1^8）=4（3）-l+l-3=9

DF（3^1）=4（0）-1+3-2=0

DF（4->2）=4（0）-1+1-0+0

Df（5^3）=4（0）-2+2-0=0

DF（6^.4）=4（1）-2+0-2=0

Df（7^3）=4（l）-2+2-3=l

DF（8^4）=4（1）-2+0-1=1

8、设计一个3阶数字FIR滤波器y(«)=w0x(n)+w1x(n-1)+w2x(n-2)的脉动阵列B,该

脉动设计通过如下选择投影矢量，处理器矢量和调度矢量得到：

/A

1=0,。7=(01),57=(11)。要求：(1)在表9.1中填上设计B的边的映射的计算

过程其4果；(2)画出设计B的框图；(3)画出设计B的低级别实现图；(4)画出设计B

的时间-空间图。

解：(1)设计B1的边的映射计算过程及结果如表&1所示；

(2)根据(1)的结果，可构造出B脉动阵列设计的框图如图8.1所示。

(3)设计B的低级别实现图如图8.2所示。

(4)设计B的时间-空间表示如图8.3所示。

表&1设计B的边的映射表

eTPTesTe

(0

wt（L0）%卜。

（01）；=1（ic=1

i/p（0,l）

（01）1|=-1/<I-,

result（L-1）（11）=0

,—I）

L—1/

结果

图8.1设计B的框图

图8.3设计B的空间-时间表示图

9、设计一个3阶数字FIR滤波器M〃)=wox(n)+/x("-l)+叫》(〃-2)的脉动阵列B,

该脉动设计通过如下选择投影矢量，处理器矢量和调度矢量得到：

4/=|IPr=(0l),Sr=(l0)。要求：(1)在表9.1中填写设计B的边的映射的计

算过结果；(2)画出设计B的框图；(3)画出设计B的低级别实现图；(4)画出设

计B的时间-空间图。

解：(1)设计B的边的映射计算过程及结果如表9.1所示；

(2)根据(1)的结果，可构造出B脉动阵列设计的框图如图9.1所示。

(3)设计B的低级别实现图如图9.2所示。

(4)设计B的时间-空间表示如图9.3所示。

表9.1设计B的边的映射表

eTPTesTe

wt(L0)(0■a=0(1=1

i/p(0,l)(0=1(1。口=0

h1

result(l,-1)(0心=-1(1。也

图9.1设计B的框图

图9.2设计Bl的低级别实现图

图9.3设计B的空间-时间表示

10、图10.1是一维DCT的一种DFG图：(1)根据该图写出b。〜b?与x(0)〜x(7)之间关系

的矩阵，e。〜e?与d。〜d,之间关系的矩阵；(2)根据该DFG实现ID-DCT,可采用哪些结构设

计优化技术，改善系统的什么性能？

图10.1一维DCT的一种DFG图

面一皿+时do

b\刷+洞d4+dl+d6

b2X[2]-X[4]e2d3

刘一丸6]

b3一e3一d4-d7+d5

bAx[2]+x[5]e4d\

b5巾]+x[4]&5d4-dl-d5

b6X[2]-X[5]&6d2

x[0]-x[7]_

解：⑴_i7_44+d7-吨

(2)从数据流图中可以看出，该算法的6次乘法只有3个乘数Ml、M2和M3,在采用资

源共享技术后只需要3个乘法器,因此可采用折叠技术实现，应用该技术可节约系统实现的

硬件资源；同时，数据流图明显分为4个阶段，可采用4级流水线技术实现，相应地可提

高系统的运算速度、工作频率。

11、实现基-4FFT的蝶形运算的原理公式如下

14=(4+C印2?)+出用"取3,，B'={A-CW^-j{BWv+DW3f)

‘C'=(A+CW2f)-(BWf+DW3P\D'=(A-C取2与+取，+DW3f)

(1)利用结构设计优化技术，画出实现该蝶形运算处理单元的结构图；(2)该单元结构

采用了哪些结构设计优化技术？并予以具体说明；(3)采用这些结构设计优化技术后，

可改善系统的什么性能？

解：(1)该蝶形运算处理单元的结构图如图11.1所示。

(2)本系统采用了并行技术和流水线技术等结构设计优化技术，整个系统采用三级流

水线实现，而在三级流水线的各部的乘法运算或加减运算均采用了多个运算单元的并行技

术。

(3)并行流水线技术的使用，可提高系统的运算速度，节省运算时间，增加系统的吞吐

率。

12、图12.1是实现基-4FFT蝶形运算处理单元的实现结构图。（1）写出实现基-4FFT

的蝶形运算各输出与有关输入之间的数学表达式；（2）该单元结构采用了哪些结构设计

优化技术？并予以具体说明；（3）采用这些结构设计优化技术后，可改善系统的什么性

解：(1)

：月=(4+C取2/)+出用)+£)印3,，B'={A-CW2f)-j{BWv+D部3?)

[C'={A+CW2?)-{BWf+DW^\D'={A-CW2P)+j(BW?+D印”)

(2)本系统采用了并行技术和流水线技术等结构设计优化技术，整个系统采用三级流

水线实现，而在三级流水线的各部的乘法运算或加减运算均采用了多个运算单元的并行技

术。

(3)并行流水线技术的使用，可提高系统的运算速度，节省运算时间，增加系统的吞

吐率。

13、画出一个串入并出模块的电路组成结构图，该串入并出模块是将串行输入D[15:0]转换

成并行的输出QA[15:0]、QB[15:0]、QC[15:0]«

解：串入并出电路组成结构图如图13.1所示。

QA[15:0]QB[15:0]QC[15:0]

图13.1串入并出电路组成结构图

14、画出一个并入串出模块的电路组成结构图，该并入串出模块是将并行的输入

DATAA[31:0],DATAB[31:0]>DATAC[31:0],DATAD[31:0]转换成串行的输出DATA0[31:0]。

解：并入串出电路组成结构图如图4.1所示。

15、写出环路迭代周期北的计算公式，求出如图6.1所示DFG的迭代周期7；。

D

图15.1环路DFG图

解：迭代周期的计算公式为Tx=max上＞

其中L指DFG中的环路集合，乙是环路/的运算时间，叱是环路/延时数目。

对于图6.1中的DFG,其迭代周期.=max{T，:1=llu.t.

16、如图16.1中DFG,括号中的数字表示节点的运算时间。用下面的方法计算该DFG得迭

代边界：（a）LPM算法；（b）MCM算法

⑵

图16.1计算迭代边界的DFG

解：（a）LPM算法

=0叱=-1

-10-1

因为=7想=—1/界=3所以£(1)=7-13

3-1-1

4?=3记=-1唱=-1

产+/⑴+/⑴/⑴+/⑴/⑴+/(1)

bl,k丁/,1丁心,2bl,k丁/,3A柩b2,kT/,3

K=1-1-1-10-1-1K=17-1707-1

K=2070-103K=2-17-1-1-13

K=3-13-1-1-1-1K=3333-13-1

1(2)_max(-l,Z^+)=max(-l,0+7)=77(2)_

“2,1—6

IS-1第=7

科=max(-l,Z™+噌)=max(-l,0+3)=3S=-1

I,J।然rc{2i}

/(I)./(I)7(1)।/CD7(1)।7(D7(1)./(2)/(I),/(2)/(I),7(2)

b3,k十bk,lL3,k十%2%,k十bk,3Ll,k十”,11左十人,2bl,k十.3

K=13-1303-1K=1-17-1-1-13

K=2-17-1-1-13K=206070-1

K=3-13-1-1-1-1K=3-1-1-131-1

[Q)7(2)—3/(2)

“3,1—1,3,2一°63,3・1旧=6喘=7噌=-1

/(I)./(2)7(1),7(2)7(1)/(2)/(D,/(2)7(1),；(2)八1)/(2)

b2,k十bk,\L2,k十bk,2b2,k十bk,3b3,k十bk,lL3,k十Lk,2b3,k十bk,3

K=1777-173K=1373-133

K=2-16-17-1-1K=2-16-17-1-1

K=33-1333-1K=3-1-1-13-1-1

喘=14偿=6偿=10服)=10琪=—1%)=6

-7-13-「67-f

)

根据以上表格，可得到"2=67-1,L。)=14610o

-13-110-16

7*〕/77「6661々

故几=max\——>=max<